[发明专利]数字PLL电路、半导体集成电路、显示装置

说明书

技术领域

本发明涉及生成具有期望的振荡频率的振荡时钟的数字PLL电路。

背景技术

在现有技术中，公知被数字化的PLL电路(例如，专利文献1等)。

专利文献1的数字PLL电路与参考时钟同步地累计计算频率控制字码(frequency control word)来获取累计值，并且与输出时钟同步地对相位值进行累加(increment)。并且，该数字PLL电路将累计值和相位值之差作为相位误差值来计算，并根据该相位误差值来控制输出时钟的频率。由此，控制输出时钟的频率，以使输出时钟的频率相对参考时钟的频率的倍率与频率控制字码所示的值一致。例如，在基于100MHz的参考时钟生成225MHz的输出时钟的情况下，将频率控制字码设定为“2.25”。

并且，专利文献1的数字PLL电路为了检测参考时钟与输出时钟的微小相位误差(比输出时钟的1周期还小的相位误差)而具备时间数字转换器(Time to Digital Converter)。时间数字转换器包括：由级联连接的多个反相器构成的延迟电路；与参考时钟的上升沿同步地分别保存多个反相器的输出的多个寄存器；基于多个寄存器的输出检测参考时钟的上升沿和输出时钟的上升沿之间的时间差的沿检测器。通过该时间数字转换器，以各反相器的延迟时间为最小单位，检测微小相位误差。

先行技术文献

专利文献

专利文献1：JP特开2002-76886号公报

但是，在专利文献1的数字PLL电路中，为了通过时间数字转换器检测微小相位误差，必须将延迟电路的总延迟时间(各反相器的延迟时间的总合)设置得比输出时钟的1周期还长，因此很难降低数字PLL电路的电路面积和功耗。此外，为了将各反相器的输出设置成时间上的等间隔，必须使各反相器间的布线长度相等，因此数字PLL电路的设计难度增加。此外，因为由模拟元件构成的反相器中存在元件偏差，因此很难将全部设置为相同的延迟量。

发明内容

本发明的目的在于提供一种能够以比现有技术更小的面积和更低的功耗检测微小相位误差的数字PLL电路。

根据本发明的一个方式，数字PLL电路是生成具有期望的振荡频率的振荡时钟的电路，该数字PLL电路具备：相位比较电路，其对基准时钟和所述振荡时钟各自的过渡次数进行计数，并将所述基准时钟的过渡次数达到预先设定的基准计数值为止的期间设定为相位比较期间，并且将目标计数值、与所述相位比较期间内的所述振荡时钟的过渡次数之差作为相位误差值来检测，其中，所述目标计数值是根据所述期望的振荡频率相对所述基准时钟的频率的倍率值、和所述基准计数值而得到的值；平滑化电路，其对由所述相位比较电路检测出的相位误差值进行平滑化；和数字控制振荡电路，其根据由所述平滑化电路进行平滑化之后的相位误差值，控制所述振荡时钟的频率。通过这样构成，能够以比现有技术更小的面积和更低的功耗检测基准时钟和振荡时钟的微小相位误差(比振荡时钟的1周期还短的相位误差)。

所述相位比较电路也可以包括：期间设定部，其对所述基准时钟的过渡次数进行计数，并检测所述基准时钟的过渡次数达到了所述基准计数值的情况；振荡计数部，其响应于所述期间设定部的计数开始，开始对所述振荡时钟的过渡次数进行计数，并响应于所述期间设定部的达到检测，将所述振荡时钟的过渡次数的计数值作为振荡计数值来输出；目标设定部，其将在所述基准计数值上乘以所述倍率值而得到的值设定为所述目标计数值；和误差计算部，其将来自所述振荡计数部的振荡计数值与由所述目标设定部设定的目标计数值之差作为所述相位误差值来输出。

根据本发明的一个方式，数字PLL电路是生成具有期望的振荡频率的振荡时钟的电路，该数字PLL电路具备：多个相位比较电路，分别与多个基准时钟对应，对与自身对应的基准时钟和所述振荡时钟各自的过渡次数进行计数，将与自身对应的基准时钟的过渡次数达到预先设定的基准计数值为止的期间设定为相位比较期间，并且将目标计数值与所述相位比较期间内的所述振荡时钟的过渡次数之差作为相位误差值来检测，其中，所述目标计数值是根据所述期望的振荡频率相对与自身对应的基准时钟的频率的倍率值、和所述基准计数值而得到的值；平滑化电路，其对由所述多个相位比较电路的每一个检测出的相位误差值的合计值进行平滑化；和数字控制振荡电路，其根据由所述平滑化电路进行平滑化之后的相位误差值的合计值，控制所述振荡时钟的频率。通过这样构成，能够以比现有技术更小的面积和更低的功耗检测基准时钟和振荡时钟的微小相位误差，能够正确地调整振荡时钟的频率。

(发明效果)