[发明专利]半导体装置以及构成半导体结构的方法

说明书

技术领域

本发明涉及一种半导体装置，特别是涉及一种新的高端装置，其与原始低端装置结合在一起。

背景技术

多种电源供应器与马达驱动器利用桥式电路来控制电源给负载。此桥式电路一般具有连接电源的高端晶体管(high-side transistor)以及连接接地端的低端晶体管(low-side transistor)。高端晶体管与低端晶体管之间的共通节点耦接该负载，随着这些晶体管被控制来交替地导通，此共通节点的电压则在电源的电压电平与接地端的电压电平之间摆动。因此，高端晶体管驱动器则需要电荷泵电路(charge pump circuit)以及/或浮置驱动电路(floating drivecircuit)，以完全地导通高端晶体管。在最近的发展中，披露了许多浮置电路，例如美国专利编号6,344,959(Milazzo)、美国专利编号6,781,422(Yang)、以及美国专利编号6,836,173(Yang)。

图1表示已知高端晶体管驱动电路。浮置电路10用来控制高端晶体管11的导通/关闭状态。金属-氧化物-半导体(NMOS)晶体管12透过在低端电路中的反相器13来接收控制信号S₁。NMOS晶体管12的漏极区域120耦接浮置电路10的反相器17。高端晶体管11耦接低端晶体管14于共通节点，且输出电压V_O产生于此共通节点。电荷泵电容器15提供供电电压给浮置电路10。一旦低端晶体管14根据控制信号S₂而导通，电压V_D则透过二极管16来对电荷泵电容器15充电。当高端晶体管11导通时，电荷泵电容器15的接地参考端则被拉至电压源V_IN的电平。

图2表示图1中高端反相器17与低端反相器13的半导体装置的俯视图。此集成电路包括高端区域2以形成多个高端装置，例如高端反相器17。障壁(barrier)170介于高端区域2与低端区域3之间。

NMOS晶体管12的漏极区域120透过高端导线22来耦接高端区域2的NMOS晶体管20与PMOS晶体管21。NMOS晶体管12的栅极区域则耦接低端区域3的NMOS晶体管30与PMOS晶体管31。

图3表示图2的半导体装置的半导体架构截面图。NMOS晶体管12配置在N型井区102。N+传导型态区域形成漏极区(D)120，另一N+传导型态区域形成源极区域(S)121，且介于漏极区域120与源极区域121之间的多晶硅材料形成栅极电极(G)122。其中，栅极电极122配置在氧化层123上，用以控制在传导通道上的电流。高端装置包括NMOS晶体管20以及PMOS晶体管21，用以作为高端反相器17。在NMOS晶体管20中，N+传导型态区域配置在P型井区204中以做为源极区域(S)200，配置在N型区域201内的另一N+传导型态区域(N型双掺杂区域(N-type double diffusionregion)，其中，N+传导型态区域具有较浓的掺杂浓度，而N型区域201具有较淡的掺杂浓度)形成漏极区域(D)202，配置在漏极区域202与源极区域200之间的多晶硅材料则形成栅极电极(G)203。关于PMOS晶体管21，P+传导型态区域配置在N型井区102中以做为源极区域(S)210，配置在P型区域211内的另一P+传导型态区域(P型双掺杂区域(P-type doublediffusion region)，其中，P+传导型态区域具有较浓的掺杂浓度，而P型区域211具有较淡的掺杂浓度)形成漏极区域(D)212，配置在漏极区域212与源极区域210之间的多晶硅材料则形成栅极电极(G)213。P型井区栅栏170由P+传导型态区域171所构成。P掺杂区域172配置在N型井区102。高端导线22(500V)跨越P型井区障壁170而耦接。

低端装置包括NMOS晶体管30以及PMOS晶体管31，用以作为低端反相器13。NMOS晶体管30与PMOS晶体管31配置在深N型井区102。NMOS晶体管30包括N+传导型态区域，以作为漏极区域(D)40，也包括配置在P型井区41另一N+传导型态区域，以做为源极区域(S)42。介于漏极区域40与源极区域42之间的多晶硅材料则形成栅极电极(G)43。PMOS晶体管31包括P+传导型态区域，以做为源极区域(S)50，也包括配置在P型井区51的另一P+传导型态区域，以作为漏极区域(D)52。介于漏极区域52与源极区域50之间的多晶硅材料形则形成栅极电极(G)53。