[发明专利]预报集成电路静电放电失效的测试电路及预测方法

说明书

技术领域

本发明属于电子电路技术领域，涉及静电放电失效实时预报电路及预测方 法，可用于大/超大规模以上集成电路的测试与寿命预报。

背景技术

目前，集成电路的可靠性测试技术得到越来越广泛的应用和发展，如航天电 子、航空电子、汽车电子等领域。随着集成电路的发展，包括中央处理器、存储 器、以及外围电路等完整系统的片上系统SOC对于提升系统性能、减少系统能 耗、降低系统的电磁干扰和提高系统的集成度都有很大的帮助，它不仅顺应了产 品轻薄短小的趋势，而且有着高效集成性能，所以正替代集成电路的主要解决方 案并成为当前微电子芯片发展的必然趋势。然而，这也给集成电路的失效测试带 来了困难。因为SOC是结构复杂的集成电路，包括了所有类型的逻辑电路、多 种CPU、各种模拟模块和几百种不同类型的存储器，但是内嵌的性质和复杂的 关系使SOC不能像传统的集成电路那样进行故障检测，故障预测和寿命预测。 当有静电放电ESD应力出现时，SOC的ESD保护电路并不能完全将ESD应力 泻放。这样，未完全泻放的ESD应力必然会造成SOC内部电路器件栅氧的损伤。 这种损伤可能使器件直接失效，也可能形成栅氧的潜在损伤，而这种潜在损伤积 累到一定程度，则会引起器件或者电路的失效。

当SOC端口存在静电放电ESD应力时，针对未完全被保护电路泻放的ESD 应力引起的SOC内部电路的失效，以前的测试是在生产中应用的工艺控制测试 以及使用在晶圆上专门设计的失效测试电路进行失效测试，这种测试由于使用晶 圆上专门设计的失效测试电路，因而只能在模拟的SOC工作环境下对静电放电 引起的SOC失效进行测试，并且这种测试并不能对ESD引起的失效进行实时测 试并进行失效告警，无法满足电路实时测试以及进行寿命预报的要求。

发明内容

本发明的目的在于克服上述已有技术的不足，提供一种实时预报集成电路静 电放电失效的测试电路及预测方法，以实现对集成电路在ESD应力引起的失效 进行实时测试并进行失效告警。

本发明的目的是这样实现的：

一.技术原理

当有ESD应力出现在SOC电路的端口时，SOC的ESD保护电路并不能完全 将ESD应力泄放掉，这时未泻放的ESD应力就会直接加到内部电路，从而造成 内部电路的损伤。本发明利用两个二极管组成能量转换控制电路，将未被泄放的 ESD应力耦合到测试电容上。由二极管与测试电容组成的结构以保证测试电路 对正、负ESD应力都保持敏感。当ESD应力加到与MOS栅极结构相同的测试 电容上，测试电容结构将会产生损伤，当这种损伤达到一定程度时，测试电容的 阻抗逐渐减小、泄漏电流将会逐步变大。当测试电容的阻抗小于设定值时，可以 认为测试电容失效。这时将有一个失效电平送到锁存器。为了保证测试电容先于 内部电路中的MOS栅极结构失效，起到预报的作用。本发明通过实验确定测试 电容上应加的电压应力、获得集成电路的寿命曲线、确定报警时间和获得报警曲 线。利用电容与二极管组成的电荷泵电路给测试电容提供足够的电压应力。利用 一个应力延迟电路和应力控制电路来控制电荷泵的输出电压以及给测试电容所 加的应力时间。当测试电容失效时，比较器将输出一个失效信号进行报警，这时 预示着集成电路即将实效。

本发明电路版图采用标准的CMOS工艺，因而可以与其他的SOC版图电路 工艺完全兼容。

二、电路结构

本发明的基于静电放电失效的片上系统实时预报测试电路包括：四个二极 管、箝位二极管、两个失效测试电容、升压电容、开关电路、应力及延迟控制器 电路、应力控制器电路和比较器，这些元件均设置在集成电路或SOC内的端口 周围；该二极管与开关电路以及升压电容连接，构成升压电路；该应力及延迟控 制器电路与第二个失效测试电容和第二个二极管连接，用于检测静电放电应力和 产生控制信号，并将信号传输给应力控制器电路；该比较器与两个失效测试电容 和箝位二极管连接，箝位二极管对两个失效测试电容上的电压进行箝位，当在两 个失效测试电容失效时，比较器输出失效报警信号。

三.集成电路静电放电失效的预测方法

本发明预报集成电路静电放电失效的方法，包括如下步骤：

(1)根据集成电路采用的工艺确定最小单元电容的面积，获得集成电路的 栅氧面积并根据工艺中栅氧的厚度确定栅氧经时击穿的失效模型；