[发明专利]N型超结VDMOS中多晶硅P型柱的形成方法

说明书

技术领域

本发明涉及一种半导体集成电路制造工艺，特别是涉及一种N型超结VDMOS中多晶硅P型柱的形成方法。

背景技术

超结MOSFET中分布着交替排列的P型和N型半导体薄层，其电荷相互补偿，所以当器件处于截止状态时，施加较低电压即可使薄层耗尽，从而使P型区和N型漂移区在采用较高掺杂浓度时候能实现高的击穿电压，同时获得低导通电阻，突破了传统功率MOSFET理论极限。图1为现有的N型超结VDMOS的结构图，包括了形成于N型衬底和漏上的N型外延层，形成于所述N型外延层中的P型柱，以及形成于P型柱上方的P阱以及P阱中的源区，P阱作为器件的背栅，在P阱和漏端之间的N型外延层作为器件的漂移区；一多晶硅栅形成于所述背栅和漂移区上并通过一栅氧化层做隔离层。源区和P型柱通过一P型重掺杂区形成欧姆接触并通过金属接触引出源极和背栅极；栅极和漏极直接通过一金属接触引出。

其中P型柱的实现方法主要有两类，一种是边生长N型外延层边对P柱区域进行注入，另一种是N型外延层生长结束后对P柱区域刻蚀深槽并生长P型外延层。但这两种方式的外延生长成本较高，工艺流程时间较长，且与耐压性能和导通电阻相关的工艺参数的可调节性差。

发明内容

本发明所要解决的技术问题是提供一种N型超结VDMOS中多晶硅P型柱的形成方法，能够降低工艺成本，并能实现器件的低导通电阻高耐压特性，且工艺参数的可调节性强，适用范围广。

为解决上述技术问题，本发明提供的N型超结VDMOS中多晶硅P型柱的形成方法，包括如下步骤：

步骤一、在一N型硅衬底上形成N型漏区以及N型硅外延层，所述N型外延层的杂质体浓度为1E14～1E15cm^-3；在所述N型外延层上刻蚀出V型槽或锥形孔，在所述N型外延层上采用各向异性刻蚀形成V型槽或锥形孔，开口张角为15°～30°，开口宽度为2～5μm，槽间距为10μm，槽深度比外延层厚度浅0～10μm，所述V型槽或锥形孔的开口宽度、深度和间距根据不同需求进行调整。

步骤二、淀积三层多晶硅填满所述V型槽或锥形孔，其中所述第二层多晶硅淀积后，进行P型杂质的注入，所述P型杂质注入的杂质为硼、注入能量为1000keV～2000keV，剂量为1E12～1E13cm^-2，注入后所述N型外延层中的P型杂质总量与N型杂质总量相等，所述三层多晶硅淀积完成后，对所述衬底表面进行研磨平整化。

步骤三、对所述注入的P型杂质进行退火推进，形成所述多晶硅P型柱；所述退火推进的温度为800～1000℃，时间为30分钟～3小时。

步骤四、形成所述N型超结VDMOS的源区、栅极以及源、漏和栅极的金属接触。

本发明通过对N型外延层的V型槽或锥形孔填入多晶硅，并对多晶硅进行P型杂质的注入和高温推进来形成多晶硅P型柱，N型外延可一次淀积完成，其杂质体浓度可调，P型柱不需要成本较高的P型外延淀积工艺，且P型杂质的条件可根据应用需求进行调节，工艺成本低，调节性好，同时具有较高的元胞密度，能用于低导通电阻高耐压VDMOS的制造。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1为现有的N型超结VDMOS的结构图；

图2为本发明N型超结VDMOS中多晶硅P型柱的形成方法流程图；

图3-图14为本发明的各步骤中N型超结VDMOS的结构图。

具体实施方式

如图2所示，本发明实施例提供的N型超结VDMOS中多晶硅P型柱的形成方法，包括如下步骤：

步骤一、如图3所示，在体浓度为1E19～1E20cm^-3的N型硅衬底上生长一层轻掺杂的N型硅外延层，所述N型硅外延层的杂质体浓度为1E14～1E15cm^-3，外延层厚度由应用范围决定，其中所述N型衬底用作为器件的漏区。如图4所示，生长氧化硅掩膜层，光刻定义出V型槽区域，并刻蚀形成以所述氧化硅为硬掩膜的V型槽区域。如图5所示，以所述氧化硅为硬掩膜刻蚀所述N型硅外延层，形成V型槽，其槽深、开口尺寸以及槽间距可根据实际应用调节，开口张角为15°～30°，开口宽度为2～5μm，槽间距为10μm，槽深度比外延层厚度浅0～10μm。如图6所示，去除所述氧化硅掩膜层；如图7所示，生长一层牺牲氧化层；如图8所示，去除所述牺牲氧化层，修复深槽侧面外延层的缺陷。