[发明专利]高压隔离型LDNMOS器件及其制造方法

说明书

技术领域

本发明涉及半导体制集成电路领域，尤其是涉及一种高压隔离型LDNMOS器件，本发明还涉及该高压隔离型LDNMOS器件的制造方法。

背景技术

如图1所示是现有高压隔离型LDNMOS器件(Isolated HV LDNMOS)工作线路示意图。由于应用需求，在器件开启的状态下，高压LDNMOS器件的源和沟道会处于高电位状态。为避免高压对衬底的影响，通常会采用N型阱将器件整个包起来，称为隔离型LDNMOS器件(Isolated LDNMOS)。

如图2和图3所示，分别是现有高压隔离型LDNMOS器件的平面结构图和剖面图。现有高压隔离型LDNMOS器件采用深N阱来隔离整个LDNMOS器件，在漏区附近也作为器件的漏极端漂移区；高压P阱作为P型沟道区，同时高压P阱在多晶硅栅下方的区域形成器件的沟道；低压N阱作为深N阱的引出端；低压P阱作为衬底的引出端，也称之为隔离环。多晶硅栅与漏极之间的浅沟槽隔离(STI)结构主要用来缓解多晶硅端的电场强度。在器件开启的状态下，电流从器件的沟道到漏极途经STI的下方区域。如图4所示，是现有高压隔离型LDNMOS电场在漏极端漂移区的分布图。

对于高压器件，击穿(breakdown)和源漏导通电阻(Rdson)是非常重要的两个特性。

1、为提高器件的击穿特性，深N阱的浓度要降低，深N阱于P型衬底的PN结深要做足够深，漏极和栅之间的STI宽度尺寸要大，以确保漏区和沟道区间的击穿和P型沟道区和P型衬底间的本体穿通条件同时满足。

作为40V的高压LDNMOS器件，漏极端漂移区的电阻在整个器件的源漏导通电阻特性中占主导地位。因此，为降低器件的源漏导通电阻特性，漏极端漂移区的掺杂浓度要提高，STI的宽度要减小。

因此，在提高高压LDMOS器件的击穿电压和降低源漏导通电阻特性之间需要一个权衡。两者之间的理论关系见公式(1)，其中BV表示击穿电压、Ron表示导通电阻；

Ron≈3.7·10^-9·(BV)^2.6    (1)

如何共同优化器件的击穿电压和源漏导通电阻特性，是高压器件研发的主要方向。降低表面电场(RESURF，Reduce-Surface-Electric field))理论被用来同时改善器件的击穿电压和源漏导通电阻特性。如图5所示，为RESURF示意图，其中A部分图是未经RESURF的普通PN二极管的电场分布示意图、B部分图是RESURF后的PN二极管的电场电场分布示意图。当N型外延层厚度很厚的时候，器件的击穿电压和源漏导通电阻特性符合公式(1)的关系。但是，当N型外延层厚度变薄(在一定程度时)，其下面的P型衬底(N/P结)会帮助N型外延层中耗尽层的快速分布，使电场分布变得平坦，从而增大击穿电压的特性。但是，薄的N型外延层，即浅的深N阱结深又与隔离型LDNMOS器件要求的深的深N阱与P型衬底结深要求不符，这将会导致P型沟道和P型衬底间的本体穿通来的过早，从而器件失效。这是把RESURF概念用到隔离型LDMOS器件结构上的难点所在。

通常现有的高压器件都会与低压逻辑器件及存储器件整合在一起，做成片上系统(SOC，System On Chip)结构。不同结构和要求的器件整合在一起给整体的工艺整合带来了挑战和机遇。

发明内容

本发明所要解决的技术问题是提供一种高压隔离型LDNMOS器件，仅通过对版图的变动，就能同时优化器件的击穿特性和源漏导通电阻特性；为此，本发明还提供一种高压隔离型LDNMOS器件的制造方法。