[发明专利]超速时延测试系统及测试方法

说明书

技术领域

本发明涉及半导体工艺领域，尤其涉及超速时延测试电路及测试方法。

背景技术

随着大规模集成电路制造工艺步入至深亚微米时代，芯片的复杂度和集 成度持续提高。此外，芯片的时钟频率也在不断提高，电路中的定时约束逐 渐趋于严格。在深亚微米集成电路工艺下，芯片在制造过程中的一些工艺步 骤的精度越来越难已得到控制，如光刻、离子注入等。从而，芯片制造时的 工艺参数将呈现越来越显著的波动，并导致芯片在制造后呈现出相应的时延 偏差，对芯片能否在确定时钟频率下正确的工作带来严重的挑战。此外，在 先进的深亚微米集成电路工艺下，各种制造缺陷如阻性开路、阻性短路、通 孔中形成空洞、以及栅氧化层失效等现象也越来越普遍。

为了确保芯片出厂的质量，通常需要对芯片进行有效的时延测试来确保 其能正确的工作在额定的时钟频率下。通常，跳变时延故障模型被广泛地应 用在工业界用来时延测试。但是，基于该跳变时延故障模型，测试过程中通 常会选择比较容易敏化的短通路。因而，芯片中的小时延缺陷可能会由于敏 化通路上存在比较大的时隙值而无法检测。对于深亚微米工艺效应下带来的 小时延缺陷，如果不将其进行有效的检测，那么芯片在功能应用下，当其被激 活在一条时隙值很小的通路时，将会导致芯片发生定时失效。此外，即使这 些小时延缺陷都将在短通路上激活，其也会给芯片在使用的过程中带来可靠 性风险。如若芯片中存在阻性开路缺陷，随着电路的使用，其会由于发生电 迁移并导致完全开路。

超速测试通过调整测试时钟的频率，从而通过应用比电路功能时钟频率 更高的测试时钟对芯片进行测试，从而通过降低芯片测试时被测通路的时隙 值，为芯片的小时延缺陷提供一种有效的检测手段。

为了对被测电路进时延测试，通常需要一组时延测试向量，表示为 (V1，V2)，其中，V1为初始化向量，用于把被测电路初始化到一个预设的特 定的状态；V2为加载向量，用于通过加载边缘到达时，在目标故障点产生一 个相应的跳变，并且把故障效应传播到被测电路的可观测输出。V2通常可以 从V1得到，在捕获加载时延测试方式(launch on capture)中，V2通过捕获 电路对V1的响应得到；在移位加载时延测试方式(launch on shift)中，V2 通过把V1进行一位移位得到。在捕获边缘到达后，通过捕获被测电路对加载 向量的响应进而确定电路中是否存在时延故障。超速测试通过调整加载边缘 和捕获边缘之间的时延差，并以此来降低被测通路在时延测试时的时隙值， 从而为芯片的小时延缺陷提供一种有效的检测手段。

移位加载时延测试方法通常能以相对较小的时延向量集规模来获得比较 高的时延故障覆盖率，但是，该方法所需要的快速翻转的扫描使能信号通常 比较难以实现。

通过高速的外部测试仪来对芯片进行超速时延测试，其实现代价将非常 昂贵。此外，测试时钟的频率也非常容易受到相应的寄生电阻、寄生电容、 传输线阻抗等影响。

发明内容

为解决上述问题，本发明提供了超速时延测试系统及测试方法，通过在 片内生成频率可编程的测试时钟，能够有效检测被测电路中的小时延缺陷。

本发明公开了一种超速时延测试系统，包括时钟信号选择器和位于被测 电路扫描链上的测试时钟生成模块，

所述测试时钟生成模块，用于根据在扫描移入阶段扫描移入的控制位生 成测试时钟，将所述测试时钟输入所述时钟信号选择器，所述测试时钟包含 加载边缘和捕获边缘，所述加载边缘和所述捕获边缘的时延差代表超速测试 时的时钟周期；

所述时钟信号选择器，用于从测试时钟、被测电路的工作时钟、和扫描 时钟中选择，将选择的时钟输入被测电路时钟树上。

所述测试时钟生成模块包括选择信号生成子模块、触发信号生成模块、 多个延迟控制子模块和或门，

所述选择信号生成子模块，用于生成选择信号；

触发信号生成模块，用于根据所述全局扫描使能信号生成触发信号；

所述延迟控制子模块包括触发器，所述触发器的状态位由在扫描移入阶 段扫描移入的控制位确定；

所述延迟控制子模块，用于对第一输入信号进行延迟处理后输出第一输 出信号，对第二输入信号进行延迟处理后输出第二输出信号，根据所述触发 器的状态位控制第一输入信号到第一输出信号之间的延迟，根据所述触发器 的状态位控制第二输入信号到第二输出信号之间的延迟；