[发明专利]NMOS场效应晶体管辅助触发的互补型SCR结构无效
申请号: | 201010040058.0 | 申请日: | 2010-01-19 |
公开(公告)号: | CN101777555A | 公开(公告)日: | 2010-07-14 |
发明(设计)人: | 李明亮;董树荣;韩雁;宋波;苗萌;马飞 | 申请(专利权)人: | 浙江大学 |
主分类号: | H01L27/07 | 分类号: | H01L27/07;H01L29/06;H01L23/60 |
代理公司: | 杭州天勤知识产权代理有限公司 33224 | 代理人: | 郑红莉 |
地址: | 310027浙*** | 国省代码: | 浙江;33 |
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摘要: | |||
搜索关键词: | nmos 场效应 晶体管 辅助 触发 互补 scr 结构 | ||
1.一种NMOS场效应晶体管辅助触发的互补型可控硅(SCR)结构, 包括:
第一可控硅(SCR1),由第一双极型晶体管(30)和第二双极型晶体 管(31)构成,其中第一双极型晶体管(30)的发射极接正电源线(VDD), 第二双极型晶体管(31)的发射极接需保护的芯片引脚(IN);
第二可控硅(SCR2),由第三双极型晶体管(32)和第四双极型晶体 管(33)构成,其中第三双极型晶体管(32)的发射极接所述的需保护的 芯片引脚(IN),第四双极型晶体管(33)的发射极接负电源线(VSS);
其特征在于,设有NMOS场效应晶体管(38),NMOS场效应晶体管 (38)的漏极接入第一双极型晶体管(30)及第三双极型晶体管(32)的 基极,NMOS场效应晶体管(38)的源极、栅极和衬底相连接,且接入第 二双极型晶体管(31)和第四双极型晶体管(33)的基极;
所述的第一双极型晶体管(30)的基极与第二双极型晶体管(31)的 集电极相连;
所述的第一双极型晶体管(30)的集电极与第二双极型晶体管(31) 的基极相连;
所述的第三双极型晶体管(32)的基极与第四双极型晶体管(33)的 集电极相连;
所述的第三双极型晶体管(32)的集电极与第四双极型晶体管(33) 的基极相连;
所述的第一双极型晶体管(30)的基极和第三双极型晶体管(32)的 基极通过N阱电阻接入正电源线(VDD);
所述的第二双极型晶体管(31)的基极和第四双极型晶体管(33)的 基极通过P阱电阻接入负电源线(VSS)。
2.如权利要求1所述的互补型可控硅(SCR)结构,其特征在于, 所述的第一双极型晶体管(30)及第三双极型晶体管(32)共用一个N阱 (48)。
3.如权利要求2所述的互补型可控硅(SCR)结构,其特征在于, 所述的第一可控硅(SCR1)和第二可控硅(SCR2)的版图结构如下:
衬底上依次相邻的布置有第一P阱(47a)、所述N阱(48)和第二P 阱(47b),从第一P阱(47a)至第二P阱(47b)方向依次布置有:
第一P+注入有源区,位于第一P阱(47a)内且被划分为连接负电源 线(VSS)的第一区域(40a)和连接NMOS场效应晶体管(38)的源极 的第二区域(40b);
第一N+注入有源区(41),位于第一P阱(47a)内,接入需保护的 芯片引脚(IN);
第二P+注入有源区(42),位于所述N阱(48)内,接正电源线(VDD);
第二N+注入有源区,位于所述N阱(48)内且被划分为连接正电源 线(VDD)的第一区域(43a)和连接NMOS场效应晶体管(38)的漏极 的第二区域(43b);
第三P+注入有源区(44),位于所述N阱(48)内,接入需保护的芯 片引脚(IN);
第三N+注入有源区(45),位于第二P阱(47b)内,接负电源线(VSS);
第四P+注入有源区,位于第二P阱(47b)内且被划分为连接负电源 线(VSS)的第一区域(46a)和连接NMOS场效应晶体管(38)的源极 的第二区域(46b)。
4.如权利要求2所述的互补型可控硅(SCR)结构,其特征在于, 所述的第一可控硅(SCR1)和第二可控硅(SCR2)的版图结构如下:
衬底上依次相邻的布置有第一P阱(47a)、所述N阱(48)和第二P 阱(47b),从第一P阱(47a)至第二P阱(47b)方向依次布置有:
第一P+注入有源区,位于第一P阱(47a)内且被划分为连接负电源 线(VSS)的第一区域(40a)和连接NMOS场效应晶体管(38)的源极 的第二区域(40b);
第一N+注入有源区(41),位于第一P阱(47a)内且被划分为连接 需保护的芯片引脚(IN)的第一区域(41a)和连接负电源线(VSS)的 第二区域(41b);
第二P+注入有源区(42),位于所述N阱(48)内且被划分为连接正 电源线(VDD)的第一区域(42a)和连接需保护的芯片引脚(IN)的第 二区域(42b);
第二N+注入有源区,位于所述N阱(48)内且被划分为连接正电源 线(VDD)的第一区域(43a)和连接NMOS场效应晶体管(38)的漏极 的第二区域(43b);
第三P+注入有源区(44),位于所述N阱(48)内且被划分为连接需 保护的芯片引脚(IN)的第一区域(44a)和连接正电源线(VDD)的第 二区域(44b);
第三N+注入有源区(45),位于第二P阱(47b)内且被划分为连接 负电源线(VSS)的第一区域(45a)和连接需保护的芯片引脚(IN)的 第二区域(45b);
第四P+注入有源区,位于第二P阱(47b)内且被划分为连接负电源 线(VSS)的第一区域(46a)和连接NMOS场效应晶体管(38)的源极 的第二区域(46b)。
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