[发明专利]一种基于平面工艺自对准制备隧穿场效应晶体管的方法

说明书

技术领域

本发明涉及一种半导体器件制备工艺，尤其涉及一种隧穿场效应晶体管(TunnelingField-Effect Transistor，TFET)的制备方法。

背景技术

为了不断提高超大规模集成电路性能并降低成本，CMOS器件的特征尺寸在不断缩小。然而，当器件尺寸缩小到深亚微米时，漏致势垒降低(DIBL)、阈值电压漂移、关态泄漏电流增大、亚阈值特性变差等短沟道效应越来越明显，已经成为限制器件尺寸缩小的主要问题。除了可以采用新结构和新材料来抑制MOSFET的短沟效应以外，还可以通过改变MOSFET的工作机制减小短沟效应的影响，比如隧穿场效应晶体管(TFET)。

TFET本质上为一个有栅控的反偏PIN二极管。一个典型的TFET沿沟道方向的截面图如图1所示，与常规MOSFET不同，TFET的源漏区掺杂类型是不同的，其中，N⁺掺杂为漏端，工作时加正向偏置，P⁺掺杂为源端，工作时加负向偏置。下面以一个N型TFET为例简要说明TFET的工作原理。关态时，如图2所示，源漏之间的势垒层很厚，隧穿不能发生，此时器件为一反偏的PIN结，不会存在常规CMOS器件的源漏穿通效应，泄漏电流很低，适用于低功耗应用。开态时，如图3所示，栅上加正电压，将沟道区的电势能压低，使源和沟道区之间的势垒层变薄，电子就可以从TFET的源端隧穿到沟道区，然后在电场作用下漂移到漏端。与常规MOSFET相比，TFET可以获得更小的的亚阈值斜率(SS)，很适用于低功耗应用。原因如下：常规MOSFET源端注入基于扩散-漂移机制，载流子的费米-狄拉克分布使得SS与热电势kT/q成正比，室温下SS最小可能值为60mV/dec；而TFET源端注入基于隧穿机制，SS不再依赖于热电势kT/q的限制。理论计算表明TFET的SS可以小于60mv/dec(Q.Zhang.et al.IEEE Electron Device Lett.，vol.27，pp.297-300，2006.)。W.Choi等人第一次通过实验验证了Si TFET在室温下可以获得小于60mv/dec的亚阈值斜率(W.Choi.et al.IEEE Electron Device Lett.，vol.28，pp.743-745，2007.)。另外，正是由于源端载流子注入方式改变，TFET可以表现出比常规MOSFET更好的短沟道效应抑制能力，有利于提高器件的集成度，降低生产成本。

TFET的源漏区的掺杂类型不同，源漏区需要两次光刻形成，因此，很难通过常规MOSFET的自对准平面工艺制备TFET。由于光刻对准偏差的影响，采用常规的非自对准制备平面TFET时对光刻工艺的要求很高。特别当器件的沟长较小时，由于光刻对准偏差引起的器件特性的不稳定变得更为严重。为了克服TFET的非自对准问题，可以像文献C.Sandow.et al.Solid-State Electronics，vol.53，pp.1126-1129，.2009和文献Z.X.Chen.et al.IEEE Electron Device Lett.，vol.30，pp.754-756，JULY.2009等所报道的那样制备垂直结构的TFET。此外，文献W.Choi.et al.IEEE Electron Device Lett.，vol.28，pp.743-745，Aug.2007.也报道了一种基于侧墙工艺自对准制备TFET的方法，但是，通过以上这些方法制备出的TFET栅与源漏之间的过覆盖很大，会导致大的过覆盖电容和栅漏电，并且垂直结构的TFET与现有的平面超大规模集成电路兼容性不好，不利于TFET与传统平面MOSFET集成。所以很有必要基于传统的CMOS平面工艺开发一套自对准制备TFET的方法。

发明内容

本发明的目的在于提供一种基于平面工艺自对准制备TFET的方法，通过如下技术方案予以实现：

一种基于平面工艺自对准制备隧穿场效应晶体管的方法，包括如下步骤：

1)在衬底上通过浅槽隔离定义有源区，然后依次生长栅介质、淀积多晶硅，并进行多晶硅栅注入；

2)在多晶硅栅上淀积并刻蚀硬介质I，定义沟道区；再淀积硬介质II，并以硬介质I形成的硬掩膜的上表面为停止层化学机械抛光(CMP)硬介质II；