[发明专利]数据输出电路

权利要求书

1.一种数据输出电路，包括：

多个驱动器，被配置为响应于阻抗码而接通/断开以将数据输出至输出节点，

其中所述阻抗码被划分为第一组和第二组，所述第一组具有选择性地接通所述多个驱动器的值，所述第二组具有选择性地断开所述多个驱动器的值，以及

其中在预加重时段期间接通由所述第二组控制的驱动器中的至少一部分。

2.根据权利要求1所述的数据输出电路，其中在所述预加重时段期间根据预加重码接通从所述第二组控制的驱动器中选择的多个驱动器。

3.一种数据输出电路，包括：

上拉驱动器，包括多个上拉电阻器以上拉输出节点；

下拉驱动器，包括多个下拉电阻器以下拉所述输出节点；

上拉控制器，被配置为在高数据被输出时根据上拉阻抗码接通/断开所述多个上拉电阻器，并且在预加重时段期间进一步接通已经根据所述上拉阻抗码断开的上拉电阻器中的至少一部分；以及

下拉控制器，被配置为在低数据被输出时根据下拉阻抗码接通/断开所述多个下拉电阻器，并且在所述预加重时段期间进一步接通已经根据所述下拉阻抗码断开的下拉电阻器中的至少一部分。

4.根据权利要求3所述的数据输出电路，其中由所述上拉控制器在所述预加重时段期间进一步接通的上拉电阻器的数目取决于上拉预加重码，并且由所述下拉控制器在所述预加重时段期间进一步接通的下拉电阻器的数目取决于下拉预加重码。

5.根据权利要求3所述的数据输出电路，其中所述上拉控制器包括多个选择器，所述多个选择器被配置为根据所述上拉阻抗码将输出数据和上拉预加重使能信号中所选择的一个传递到所述上拉电阻器。

6.根据权利要求5所述的数据输出电路，其中所述选择器被配置为当输出数据的输出信号传递到的上拉电阻器根据所述上拉阻抗码而被设定为接通时输出所述输出数据，以及当上拉预加重使能信号的输出信号传递到的上拉电阻器根据所述上拉阻抗码而被设定为断开时输出所述上拉预加重使能信号。

7.根据权利要求5所述的数据输出电路，其中所述上拉预加重使能信号是包括上拉预加重数据和上拉预加重码的组合的信号。

8.根据权利要求3所述的数据输出电路，其中所述下拉控制器包括多个选择器，所述多个选择器被配置为根据所述下拉阻抗码将输出数据和下拉预加重使能信号中所选择的一个传递到所述下拉电阻器。

9.根据权利要求8所述的数据输出电路，其中所述选择器被配置为当输出数据的输出信号传递到的下拉电阻器根据所述下拉阻抗码而被设定为接通时输出所述输出数据，以及当下拉预加重使能信号的输出信号传递到的下拉电阻器根据所述下拉阻抗码而被设定为断开时输出所述下拉预加重使能信号。

10.根据权利要求8所述的数据输出电路，其中所述下拉预加重使能信号是包括下拉预加重数据和下拉预加重码的组合的信号。

11.一种数据输出电路，包括：

阻抗码产生器，被配置为产生用于确定所述数据输出电路的上拉阻抗值的上拉阻抗码，并且产生用于确定所述数据输出电路的下拉阻抗值的下拉阻抗码；

上拉驱动器，包括多个上拉电阻器以上拉数据焊盘；

下拉驱动器，包括多个下拉电阻器以下拉所述数据焊盘；

上拉控制器，被配置为在高数据被输出时根据所述上拉阻抗码接通/断开所述多个上拉电阻器，并且在预加重时段期间进一步接通根据所述上拉阻抗码断开的上拉电阻器中的至少一部分；以及

下拉控制器，被配置为在低数据被输出时根据所述下拉阻抗码接通/断开所述多个下拉电阻器，并且在所述预加重时段期间进一步接通根据所述下拉阻抗码断开的下拉电阻器中的至少一部分。

12.根据权利要求11所述的数据输出电路，其中由所述上拉控制器在所述预加重时段期间进一步接通的上拉电阻器的数目取决于上拉预加重码，并且由所述下拉控制器在所述预加重时段期间进一步接通的下拉电阻器的数目取决于下拉预加重码。