[发明专利]相变存储器芯片版图结构

说明书

技术领域

本发明属于微电子技术领域，涉及一种芯片版图结构，尤其涉及一种相变存 储器芯片版图结构。

背景技术

相变存储技术颇具发展前景，具有读写速度快、高密度、低功耗、低成本、 非易失性、耐重复擦写次数高，与CMOS工艺兼容等优点。相变存储器利用相变 材料在晶态与非晶态之间转换时呈现出的导电特性差异来存储数据。相变材料在 晶态时为低阻态，称为set状态，代表“0”；非晶态时为高阻态，称为reset 状态，代表“1”。

相变材料多为硫系非晶半导体材料，如Ge₂Sb₂Te₅(GST)，这种材料比较稳定， 同时又具有较快的晶态非晶态转化速度，比较适合于制作相变存储器。通过加热 可以诱发GST相变。在超过GST熔点的温度下短时间加热，该材料可以从晶态转 化为非晶态；在低于GST熔点的温度下长时间加热，该材料可以从非晶态转化为 晶态。在电路上，热量是通过电流脉冲提供的，也就是短时间的大电流脉冲将 GST非晶化，长时间的小电流脉冲将GST晶化。

相变存储器的基本存储单元包括开关管和存储节点，开关管可以是一个 NMOS管，栅极连接字线(WL)，源极14接地，漏极连接存储节点(GST)12的一 端，GST12的另一端连接位线(BL)15。具体版图实现参照图1，相变材料的版 图图形绘制为方形，其下还有一个更小尺寸的方形为底电极11，相变材料的下 端通过底电极与开关管的漏极13相连，相变材料的上端直接连接作为位线(BL) 15的顶层金属。

现有的相变存储器芯片电路包括电流驱动器、带隙基准源电路、锁相环、逻 辑控制、译码器和存储阵列。其中锁相环中的压控振荡器存在振荡噪声，其他数 字电路也会引入数字噪声，如果这些噪声干扰进入模拟电路以及存储阵列，会造 成信号失真和读写数据错误。本版图在布局时充分考虑这些影响，采用不同的电 源与地以及保护环，将不同的电路进行隔离，有效减小了噪声对模拟电路和存储 阵列的干扰。

发明内容

本发明所要解决的技术问题是：提供一种相变存储器芯片版图结构，有效减 小了压控振荡器噪声以及数字电路的噪声对模拟电路和存储阵列的干扰。

为解决上述技术问题，本发明采用如下技术方案：

一种相变存储器芯片版图结构，所述相变存储器芯片版图包括第一版图区、 第二版图区、第三版图区、第四版图区、第五版图区和第六版图区；所述第一版 图区、第二版图区、第三版图区和第四版图区位于相变存储器芯片版图的中央； 所述第一版图区与第二版图区相连，所述第二版图区与第三版图区相连，所述第 二版图区与第四版图区相连，所述第三版图区与第四版图区相连；所述第五版图 区覆盖版图中央、除第一版图区、第二版图区、第三版图区和第四版图区外的其 他空白区域；第六版图区均匀分布在相变存储器芯片版图的四周和四角。

作为本发明的一种优选方案，所述第一版图区为锁相环版图区，所述锁相环 版图区包括鉴频鉴相器、电荷泵、滤波器、压控振荡器和分频器；所述鉴频鉴相 器采用数字电源与地，所述电荷泵、滤波器采用模拟电源与地，所述压控振荡器、 分频器采用振荡电源与地；所述压控振荡器位于所述第一版图区的角落，同时也 位于相变存储器芯片版图中央区的角落、远离第二版图区、第三版图区和第四版 图区，并通过保护环与其它电路隔离。

作为本发明的一种优选方案，所述第二版图区为带隙基准源电路和电流驱动 电路版图区；所述带隙基准源电路中的电阻具有较宽宽度，所述较宽宽度为2-5 倍于工艺所规定的最小宽度；并采用交叉匹配的版图技术减小电阻比值匹配误 差；所述电流驱动电路版图区采用独立的电源与地，为存储单元读写操作提供所 需的电流。

作为本发明的一种优选方案，所述第三版图区为逻辑控制电路版图区，所述 逻辑控制电路为数字电路。

作为本发明的一种优选方案，所述第四版图区为存储阵列和译码器版图区； 所述存储阵列由512bit存储单元构成；所述存储单元由开关管和存储节点构成， 所述存储节点由相变存储材料制作，通过底电极与所述开关管的漏极相连；所述 译码器版图区由行译码和列译码构成。

作为本发明的一种优选方案，所述第五版图区为电容版图区，所述电容版图 区覆盖芯片中央区中除去第一至第四版图区的其它空白区域，它连接上述四组不 同的电源与地，起到稳压作用。