[发明专利]ESD保护电路

说明书

技术领域

本发明涉及静电放电(ESD)电路，特别涉及一种ESD保护电路。

背景技术

集成电路在制造、装配、测试或最终的应用中，很容易遭受到制造或者使用过程中的破坏性静电放电(ESD)，从而使得集成电路受到静电的损伤。因此通常在集成电路中，通常会形成ESD保护电路，从而使得输入/输出焊垫(I/O pad)耦接有可以将I/O pad上的静电释放的放电单元，从而可以将I/O pad上的静电释放掉，减小静电对集成电路带来的损伤。例如在申请号为“01807873.7”的专利文献中公开了一种静电放电(ESD)保护电路。另外，在现有技术中也存在大量的ESD保护电路，下面以一种现有的ESD保护电路为例进行说明。

如图1所示，现有的一种ESD保护电路包括第一器件，其包括I/O pad1、I/O pad2，在I/O pad之间依次串接的第一节点10、第二节点20、电阻R1、内部电路(Internal Circuits)26、驱动电路(Pre-driver)28、第三节点30、第四节点40，其中第一电源线VDD和第二电源线VSS之间连接有电源；第一PMOS晶体管M1的源极和栅极耦接第一电源线VDD，第一PMOS晶体管M1的漏极耦接第一节点10；第二NMOS晶体管M2的漏极耦接到第一节点10，第二NMOS晶体管的源极和栅极耦接到第二电源线VSS；第一二极管D1的正极耦接到第一电源线VDD，第一二极管D1的负极耦接到第二节点20；第二二极管D2的正极耦接第二节点20，第二二极管D2的负极耦接第二电源线VSS；第三PMOS晶体管M3的栅极耦接驱动电路，第三PMOS晶体管M3的源极耦接第一电源线VDD，第三PMOS晶体管M3的漏极耦接第三节点30；第四NMOS晶体管M4的栅极耦接驱动电路，第四NMOS晶体管M4的源极耦接第二电源线VSS，第四NMOS晶体管M4的漏极耦接第三节点30；第三二极管D3的正极耦接到第一电源线VDD，第三二极管D3的负极耦接到第四节点40；第四二极管D4的正极耦接第四节点40，第四二极管的负极耦接第二电源线VSS。

所述ESD保护电路一般还包括其它器件，例如第二器件、第三器件等，该第一器件可以通过I/O pad1和/或I/O pad2与另外的器件相连，例如该第一器件通过I/O pad2连接了一个和该第一器件完全相同的第二器件，第二器件的I/O pad2耦接第一器件的I/O pad1。例如第一器件通过I/O pad1连接了一个和该第一器件完全相同的第三器件，第三器件的I/O pad1耦接第一器件的I/O pad2。当然除此之外，第一器件也可以通过I/O pad1和I/O pad2连接和第一器件结构不同的器件。

这样在工作时，ESD保护电路有时需要工作在省电工作模式(Power-down-mode)，也就是其中某一个或者多个器件处于工作状态。例如可能第二器件处于工作状态，这样第二器件的I/O pad2可能为高电平；而第一器件处于非工作状态，其包括两种情况：第一种情况第一器件的第一电源线VDD接地，这样当第二器件的I/O pad2为高电平，就会有一个较大的漏电流从第二器件的I/O pad2经过第一器件的I/O pad1-第一二极管D1流到第一电源线VDD；第二种情况第一器件的第一电源线VDD空接，这样当第二器件的I/O pad2为高电平，通过第一器件的I/O pad1-第一二极管D1，第一器件的第一电源线VDD也被控制为高电平，这样其一器件的内部电路由于被上电，因此可能出现故障。

另外上述ESD保护电路还存在四种常用PS(pad force positive pulse，VSS grounded)、NS(pad force negative pulse，VS S grounded)、PD(pad forcepositive pulse，VDD grounded)或是ND(pad force negative pulse，VDDgrounded)工作模式下静电保护能力较差的问题。

发明内容

本发明解决的技术问题是提供一种ESD保护电路，从而提高了ESD保护电路的性能。

为了解决上述问题，本发明提供了一种ESD保护电路，其包括：

第一电源线，第二电源线，虚拟电源线；

第一输入/输出焊垫；

功能单元，其第一端与所述第一输入/输出焊垫耦接，第二端与所述第一电源线耦接，第三端与所述第二电源线耦接；

第一放电单元，其第一端与所述第一输入/输出焊垫、所述功能单元第一端耦接，第二端与所述虚拟电源线耦接；