[发明专利]电容器结构及其制造方法

说明书

技术领域

本发明涉及一种电容器结构及其制造方法，更具体地涉及用于嵌入式存储器件的集成电容器结构及其制造方法。

背景技术

在诸如移动电话等应用领域，对在衬底上形成的集成电容器存在着需求。集成电容器可以用于模拟和射频电路应用中，其中通常期望获得pF以上的电容值。然而，在目前的集成电路工艺中能达到的最大平面电容密度大约为几十个fF/μm²，为了获得上述应用中所需的pF以上的电容值，电容器需要占用较大的芯片面积。这不仅显著降低了集成度，而且导致较长的连线而产生寄生效应。另外，在应用于数字电路的嵌入式存储器(如eDRAM)中，存储单元的电容是决定保持时间(retention time)的关键参数。为了使每储存单元(cell)获得更长的保持时间，这也要求集成电容器的电容密度值应当尽可能大。

在Wang Geng等人的美国专利申请No.US20090174031A1中已经提出了包括在衬底中形成的深槽电容器的eDRAM单元，其中利用槽的侧壁提供了主要的极板面积，从而减小了在芯片表面的占用面积(footprint)，同时仍然可以获得较大的电容值。

然而，采用深槽电容器的eDRAM单元存在着许多工艺上的困难，例如，由于深槽具有高纵横比(aspect ratio)，在用于形成深槽的反应离子蚀刻(RIE)步骤中需要较长的蚀刻时间，并且，在随后的填充步骤中可能出现孔洞等缺陷。结果，深槽电容器的制造成本较高，并且可靠性较差。

另一方面，由于上述工艺的困难限制了可以形成的槽的深度，所获得的电容值可能过小而不足以使得eDRAM单元获得理想的保持时间。

在Yasuo Watanabe等人的美国专利申请US20050095861A1中公开了一种多层陶瓷电容器，其中包含电介质层膏和内部电极层膏的叠层及其烧结步骤。尽管该多层陶瓷电容器结构减小了表面积，但却缺乏与集成电路工艺的兼容性。

发明内容

本发明的目的是提供一种芯片占用面积小并且容易制造的集成电容器结构。

根据本发明的一方面，提供一种电容器结构，包括：在衬底上形成的多个叠层电容器，每一个叠层电容器包括顶极板、底极板和夹在二者之间的电介质，以及用于将所述多个叠层电容器并联连接的电容器第一电极和电容器第二电极，其中，所述多个叠层电容器包括交替堆叠的第一叠层电容器和第二叠层电容器，每一个第一叠层电容器的底极板与位于其下方的第二叠层电容器的顶极板由公共的第一电极层形成，每一个第二叠层电容器的底极板与位于其下方的第一叠层电容器的顶极板由公共的第二电极层形成，其特征在于所述第一电极层和所述第二电极层由不同的导电材料组成。

根据本发明的另一方面，提供一种制造电容器结构的方法，包括以下步骤：a)在半导体衬底上形成绝缘层；b)在所述绝缘层上交替沉积第一电极层、第一电介质层、第二电极层和第二电介质层，以形成多层结构；c)对所述多层结构的第一侧面进行蚀刻，其中相对于第一电极层、第一电介质层、第二电介质层，选择性去除第二电极层在第一侧面上暴露的一部分，从而在所述第一侧面上留下凹陷；d)对所述多层结构的第二侧面进行蚀刻，其中相对于第二电极层、第一电介质层、第二电介质层，选择性去除第一电极层在第二侧面上暴露的一部分，从而在所述第二侧面上留下凹陷；e)在所述多层结构上沉积绝缘材料的覆盖层；f)在所述覆盖层中形成暴露所述第一侧面和所述第二侧面的开口，其中在第一侧面和第二侧面上的凹陷中留下所述绝缘材料；g)在所述开口中填充导电材料。

在本发明的电容器结构中，由于使用了堆叠的多个叠层电容器并将其并联连接，因此该电容器结构的芯片占用面积较小而电容量较大。并且，通过改变多层结构中的叠层的数量，可以容易地改变电容器的电容量。因此，该电容器结构也提供了更佳的设计自由度。

优选地，在浅沟隔离区(STI)中形成电容器结构，以保证不影响有源器件的设计自由度。

并且，由于第一电极层和第二电极层由不同的材料组成，因此该电容器结构可以利用采用掩模的蚀刻步骤形成，从而可以采用集成电路工艺来制造。

优选地，在工艺前端(FEOL)主要形成叠层的多层结构，其中沉积电介质层和导电层的步骤与现有的工艺完全兼容，只需要使用少量的附加掩模和沉积步骤。进一步优选地，在工艺中段(MOL)中，与形成接触开口的步骤同时形成电容器开口，不需要采用附加的掩模及沉积步骤。

附图说明

图1-8是示意性地示出根据本发明的方法的各个阶段的电容器结构的截面图。

具体实施方式