[发明专利]LDPC的存储器使用方法、LDPC解码方法及其装置

说明书

技术领域

本发明涉及低密度奇偶校验码(Low Density Parity Check Code，又称为LDPC)的存储器使用方法，特别是涉及一种在LDPC的存储器使用方法、LDPC解码方法及其装置。

背景技术

目前低密度奇偶校验码(Low Density Parity Check Code，以下简称为LDPC)逐渐被广泛应用在无线通信技术中，且LDPC的表现比目前被广泛应用的特博码(Turbo code)还好。例如，在欧洲电信标准协会(European Telecommunications Standards Institute，简称为ETSI)所制定的第二代数字视频广播系统(Digital VideoBroadcasting Second Generation，简称为DVB-S2)标准中，即大量采用LDPC在信道编码上面。

虽然LDPC在信道编码上有相对较好的信道错误检查与校验能力，但LDPC的解码流程是采用软判决(soft-decision)的方式进行，一般来说需要重复性的循环运算来取得解码结果。另外，LDPC的解码流程需要较大尺寸的奇偶校验矩阵(Parity check matrix)来协助解码运算，进而需要较大容量的存储器模块来实现其解码流程。所以在LDPC的解码装置的集成电路上面，通常存储器占用大部分的芯片空间。

传统的LDPC的解码方法或解码装置可以参考美国早期公开案2008/0104474A1的技术内容，其中有提到类似使用变量节点流程(Variable node process，简称为VNP)以及校验节点流程(Checknode process，简称为CNP)的运算方式来完成解码流程。而VNP流程与CNP流程之间是采用一种双向性图形(bipartite graph，又称为Tanner graph)来连结VNP流程与CNP流程与对应的暂存存储器单元。

图1A为一种奇偶校验矩阵110的示意图，而图1B为奇偶校验矩阵110中变量节点(Variable nodes)与校验节点(Check nodes)之间关系的示意图。如图1A所示，奇偶校验矩阵110的7行各自对应到变量节点x₁、x₂、x₃、x₄、x₅、x₆、x₇；而奇偶校验矩阵110的3列各自对应到校验节点c₁、c₂、c₃。LDPC的解码流程将LDPC相关的机率信息(probability information)与奇偶校验矩阵110进行矩阵乘法运算来求得解码结果。实际上，LDPC解码装置是将机率信息暂存到对应至奇偶校验矩阵110中为“1”的位置的存储器单元内，再由变量节点以及校验节点轮流对这些机率信息进行运算。

图1B所示，奇偶校验矩阵110中变量节点与校验节点之间有连线时，才会由变量节点与校验节点轮流进行运算。图1B所示具有相对应关系的变量节点与校验节点(彼此在图1B中有连线关系)各自运算完成后，皆会将各自的运算结果暂存入至相同的存储器单元或存储器位置中。变量节点与校验节点轮流运算一次才算是完成一个运算循环(computation cycle)。若对应至奇偶校验矩阵110的变量节点与校验节点之间没有对应关系时，则不需要进行任何运算。当运算循环越多次数时，所取得的LDPC解码结果也会越趋近正确结果。