[发明专利]非线性电路的晶体管级分段线性建模及模型降阶方法有效

专利信息
申请号: 201010117126.9 申请日: 2010-03-03
公开(公告)号: CN102194017A 公开(公告)日: 2011-09-21
发明(设计)人: 曾璇;杨帆;潘晓达 申请(专利权)人: 复旦大学
主分类号: G06F17/50 分类号: G06F17/50
代理公司: 上海正旦专利代理有限公司 31200 代理人: 包兆宜
地址: 20043*** 国省代码: 上海;31
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摘要:
搜索关键词: 非线性 电路 晶体管 分段 线性 建模 模型 方法
【说明书】:

技术领域

发明属于集成电路领域,具体涉及一种集成电路非线性电路的晶体管级分段线性建模及模型降阶方法。

背景技术

随着超大规模集成电路(ULSI)复杂性的提高,快速仿真和验证在设计流程中变得日益重要(1)。模型降阶技术(MOR)可以显著减少仿真时间,并广泛应用于快速电路仿真(2)-(13)。现有技术中的线性模型降阶技术已经比较成熟(2)-(13),当前研究热点和难点主要集中于非线性模型降阶(14)-(20)。

目前,非线性系统的模型降阶方法的发展围绕着弱非线性系统(14)-(16)和强非线性系统分别展开(17)-(20)。对于弱非线性系统,非线性向量函数可以通过在平衡点附近的线性化来逼近。1999年麻省理工学院Y.Chen等人对在平衡点作二阶泰勒展开进行逼近,但在构造正交投影矩阵时仅考虑了非线性函数的线性展开,采用线性系统模型降阶的方法来构造正交投影矩阵(14)。这一方法仅仅是对线性系统降阶理论的简单扩展。2000年,麻省理工学院J.R.Phillips对非线性向量函数在平衡点进行高阶泰勒展开,然后对高阶泰勒展开的非线性系统进行双线性化,并通过非线性控制理论中的Volterra展开理论来实现对双线性系统的模型降阶(15)。这一方法的问题在于双线性化后的系统规模要远远大于原始非线性系统的规模。J.R.Phillips等人后来又尝试通过扰动分析的方法来对弱非线性系统进行降阶。扰动分析的方法通过扰动理论将原始的非线性系统转化为若干个线性系统来表示,通过对各线性化子系统分别进行降阶就可以实现对原始非线性系统的降阶(16)。但是这一方法的高阶扰动得到的线性系统输入数目会随着扰动阶数的增加而指数增加,最终导致无法对原始系统进行有效降阶。

强非线性系统的模型降阶的基本思想是首先对非线性向量函数在多个展开点上进行线性或高阶泰勒展开,将所有展开点处的线性或高阶泰勒展开系统通过合适的权重函数组合在一起,形成对原始非线性系统的逼近系统。然后在各展开点对线性化或泰勒展开后的系统分别构造投影矩阵,并将这些投影矩阵组合成一个正交投影矩阵,利用该正交投影矩阵对原始非线性系统的逼近系统进行正交投影,就得到了原始非线性系统的降阶模型(18)-(20)。由于非线性系统的状态空间维数庞大,不可能在整个状态空间上去选择大量的展开点。因此,选择展开点时,首先对非线性系统输入特定的″训练″信号获得系统状态″轨迹″,然后在这些系统状态″轨迹″上选择若干展开点。2003年,麻省理工大学J.White等人提出的方法在系统状态″轨迹″上选择若干展开点对非线性向量函数进行分段线性逼近,并通过线性系统降阶方法在每个展开点上构造投影矩阵(18)。J.Roychowdhury等人提出的方法则是在每个展开点对非线性向量函数进行高阶泰勒展开,但是在每个展开点构造投影矩阵时,仅考虑一阶泰勒展开,通过线性系统的降阶方法来构造投影矩阵(19)。在文献(20)中,基于“轨迹”的分段线性模型降阶方法被集成到SPICE引擎中,并提出了一种基于聚类分析的方法来有效的提取展开点。

综上所述,在现存的非线性模型降阶方法中,对于强非线性电路的模型降阶较为有效的方法是基于“轨迹”的方法,即预先使用一组输入驱动非线性系统,使状态变量在空间形成一组轨迹,并在轨迹上选取多点作为展开点,使用分段线性或分段多项式的方法将各个展开点附近的近似模型逼近成原系统。该方法的缺点在于,对于多维状态向量的非线性系统,很难选取输入,使状态向量的轨迹覆盖到大部分空间。因此如果在实际仿真过程中,状态向量若偏离展开点所在的轨迹,仿真结果将会产生很大误差。尽管可以通过使用更多的输入使状态向量形成的轨迹覆盖更大的向量空间,但是很难保证覆盖到实际仿真的状态向量轨迹。与本发明相关的现有技术有如下参考文献:

(1)D.Ling and A.Ruehli.Circuit Analysis,Simulation and Design-Advances in CAD for VLSI,New York:Elsevier Science Publisher,1987.

(2)L.T.Pillage and R.A.Rohrer,Asymptotic Waveform Evaluation for Timing Analysis,IEEETransactions on Computer-Aided Design of Integrated Circuits and Systems,1990,9(4):352-366.

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