[发明专利]升压电路

说明书

技术领域

本发明涉及输出电压不同的两种升压电压的升压电路，更具体而言， 涉及具有在停止了升压动作时对升压电压进行放电的放电电路的升压电 路。

背景技术

在半导体装置中，有时会使用升压电路，该升压电路从升压端子输 出比电源电压高的升压电压。例如，在非易失性半导体存储装置中，在 存储单元晶体管的写入和消除中使用了升压电压。此时，使用了两种升 压电压，如图3所示安装了两个升压电路。

在升压电路80中，升压部81对电源电压VDD进行升压并将第一升 压电压VPPL输出到周边电路(未图示)。在升压动作停止时，放电电路 82接通，第一升压电压VPPL被放电至电源电压VDD。此外，在升压电 路90中，升压部91对电源电压VDD进行升压，并将比第一升压电压 VPPL高的第二升压电压VPPH输出到周边电路。在升压动作停止时，放 电电路92接通，第二升压电压VPPH被放电至电源电压VDD(例如参 照专利文献1)。

专利文献1：日本特开2005-293697号公报

在现有技术中，各升压电压分别通过各放电电路进行放电，因此不 能够保证第二升压电压VPPH始终为第一升压电压VPPL以上的状态。 即，由于各升压电压的放电，第一升压电压VPPL很可能变为比第二升 压电压VPPH高。这里，例如考虑在与两个升压电路连接的周边电路中 使用了如下PMOS晶体管(未图示)的情况：该PMOS晶体管的源极和 背栅被施加了第二升压电压VPPH，漏极被施加了第一升压电压VPPL。 于是，在前述的PMOS晶体管中，漏极电压比源极和背栅电压高，从而 在漏极/背栅之间的寄生二极管中流过电流，与前述的PMOS晶体管相关 的CMOS晶体管电路有可能发生闩锁效应等，可能导致周边电路误动作。

发明内容

本发明鉴于上述课题而提供一种使与升压电路连接的周边电路不会 发生误动作的升压电路。

本发明为了解决上述课题而提供一种升压电路，其特征在于，该升 压电路具有：第一放电电路，其在升压部停止了升压动作时，对第一输 出端子的电压进行放电；以及第二放电电路，其对第二输出端子的电压 进行放电，当第二输出端子的电压与第一输出端子的电压之间电压差为 规定电压以下时，第二放电电路放电至第一输出端子的电位。

在本发明中，在升压动作停止的情况下，当第二输出端子的电压与第 一输出端子的电压之间的电压差为规定电压以下时，第二输出端子的电 压被放电至第一输出端子的电位，因此，不会出现第一输出端子的电压为 第二输出端子的电压以上的情况。因此，能够防止周边电路的误动作。

附图说明

图1是示出本发明的具有放电电路的升压电路的电路图。

图2是用于说明本发明的具有放电电路的升压电路的动作的时序图。

图3是示出以往的具有放电电路的升压电路的电路图。

符号说明

1：升压电路；2：周边电路；10、20：升压部；30、40：放电电路； 41：电平转换器。

具体实施方式

下面参照附图说明本发明的实施方式。

首先，说明本发明的升压电路的结构。图1是示出本发明的具有放 电电路的升压电路的电路图。

升压电路1具有升压部10、升压部20、放电电路30以及放电电路 40。放电电路30具有耗尽型NMOS晶体管31、增强型PMOS晶体管32 和NMOS晶体管33。放电电路40具有电平转换器41和增强型PMOS 晶体管42。

升压电路1的第一输出端子3与升压部10的升压电压输出端子连 接，将第一升压电压VPPL输出到周边电路2。升压电路1的第二输出端 子4与升压部20的升压电压输出端子连接，将第二升压电压VPPH输出 到周边电路2。升压电路1的作为控制端子的使能端子5与升压部10、 升压部20、放电电路30以及放电电路40各自的使能端子连接。

在放电电路30中，NMOS晶体管31的栅极与使能端子5连接，源 极与第一输出端子3连接，漏极与第二输出端子4连接，背栅与接地端 子VSS连接。PMOS晶体管32的栅极与第一输出端子3连接，源极和背 栅与第二输出端子4连接，漏极与NMOS晶体管33的漏极连接。NMOS 晶体管33的栅极与使能端子5连接，源极和背栅与接地端子VSS连接。