[发明专利]一种互补金属氧化物半导体器件结构的制作方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及互补金属氧化物半导体器件结构的制作方法。

背景技术

在半导体器件微型化、高密度化、高速化、高可靠化和系统集成化等需求的推动下，半导体器件的最小特征尺寸也从最初的1毫米发展到现在的90纳米或60纳米，并且在未来的几年内将会进入45纳米及其以下节点的时代，若不改变半导体器件的组成成分和结构，仅单纯的按比例缩小半导体器件会因其漏电过大而变得不可行，所以半导体器件在按比例缩小的同时会改变一些构件的成分或结构来减小漏电。

例如，当半导体器件的最小特征尺寸进入65纳米的节点时，在进行互补金属氧化物半导体(CMOS)栅极的制作步骤时，为提高CMOS管的器件性能，会在沉积多晶硅或非晶硅薄膜后，还通过离子注入工艺对该薄膜进行预掺杂，之后再刻蚀形成CMOS器件的栅极。这些被掺杂过的栅极有可能提高CMOS器件的性能。

传统的制作CMOS器件结构的方法如图1A至1F所示。

首先，如图1A所示，提供半导体衬底101，该半导体衬底101包括第一区域104A以及第二区域104B，第一区域104A为PMOS器件所在的区域，第二区域104B为NMOS器件所在的区域。其中第一区域104A包括n型掺杂阱区102A，第二区域104B包括p型掺杂阱区102B，位于n型掺杂阱区102A和p型掺杂阱区102B之间的为隔离结构103。接着于半导体衬底101上形成栅介电层105，然后在栅介电层105的上面形成多晶硅层106。接着进行预掺杂工艺，分别对第一区域104A与第二区域104B上的多晶硅层106进行预掺杂，相应于第一区域104A上的多晶硅层106掺杂的是p型离子，相应于第二区域104B上的多晶硅层106掺杂的是n型离子。

接着，如图1B所示，在多晶硅层106上涂敷图案化光刻胶层(未示出)，定义栅极图案，以图案化光刻胶层为掩膜，刻蚀多晶硅层106和栅介电层105至露出半导体衬底101，形成PMOS器件的栅介电层105A以及栅极106A，形成NMOS器件的栅介电层105B以及栅极106B。

然后，如图1C所示，在栅介电层105A与105B以及栅极106A与106B的两侧分别形成PMOS器件的间隙壁绝缘层107A与107A’以及NOMS器件的间隙壁绝缘层107B与107B’。

接下来，如图1D所示，在相应于第二区域104B的位置上形成第一光刻胶层108B，再以栅极106A与第一光胶层108B为掩膜，向相应于第一区域104A的半导体衬底101中进行轻掺杂p型离子注入工艺，于栅极106A两侧的n型掺杂阱区102A中形成p型轻掺杂源/漏极109A与109A’。

然后，如图1E所示，去除第一光刻胶层108B之后，于相应于第一区域104A的位置上形成第二光刻胶层108A，再以栅极106B与第二光刻胶层108A为掩膜进行轻掺杂n型离子注入工艺，于栅极106B两侧的p型掺杂阱区中形成n型轻掺杂源/漏极109B与109B’。

接着，如图1F所示，去除第二光刻胶层108A之后，于间隙壁绝缘层107A与107A’的侧壁上形成PMOS器件的间隙壁层110A与110A’，于间隙壁绝缘层107B与107B’的侧壁上形成NMOS器件的间隙壁层110B与110B’。接着进行重掺杂离子注入工艺，分别形成PMOS器件的源/漏极111A、111A’以及NMOS器件的源/漏极111B、111B’。

上述工艺步骤可以参考申请号为200710094467.7的专利申请。

但是，这种传统制作CMOS器件结构的方法会存在一定的问题。即，虽然预掺杂过的栅极有可能提高CMOS器件的性能，但在进行注入剂量和注入能量都较高的源/漏极离子注入工艺时，其会在预掺杂过的相应于第二区域上的栅极表面产生损伤，部分离子还会穿透栅极氧化层甚至硅衬底。这些表面损伤及穿透栅极的离子会导致CMOS器件性能的劣化，例如结电容和漏电流增大。因NMOS器件的栅极预掺杂的是n型离子，例如磷或砷的直径较大而使栅极不致密，故其电性能的劣化更加明显，并由此导致了NMOS器件的I_off(截止漏电流)发散的问题。

因此，需要一种制作CMOS器件结构的方法，以便解决由于预掺杂引起的各种问题，以便提高半导体器件整体性能，提高良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。