[发明专利]一种基于互补型SCR的静电放电防护电路

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种基于互补型SCR的静电放电防护电路。

背景技术

自然界的静电放电(ESD)现象是引起集成电路产品失效的最主要的可靠性问题之一。有关研究调查表明，集成电路失效产品的30％都是由于遭受静电放电现象所引起的。因此，改善集成电路片上静电放电防护的可靠性对提高集成电路产品的成品率乃至带动整个国民经济具有不可忽视的作用。

静电放电现象根据电荷来源的不同，通常分为三种放电模式：HBM(人体放电模式)，MM(机器放电模式)，CDM(组件充电放电模式)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路功能的失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护。而ESD防护单元的设计主要考虑两个要点：一是ESD防护单元能够泄放较大的ESD电流；二是ESD防护单元能将输入引脚端电压箝制在低电位。

在ESD防护的研究发展过程中，二极管、GGNMOS(栅接地的NMOS)、SCR(可控硅)等器件通常被作为ESD防护单元。随着CMOS工艺的发展，CMOS集成电路已经成为集成电路发展的主流。对于CMOS集成电路，在芯片的输入/输出端通常带有输入缓冲级/输出缓冲级或是MOS器件的栅极作为输入。因此，在发生ESD事件时，ESD产生的应力(电压)会直接作用于MOS器件的栅氧化层上，如果ESD防护单元不能及时开启并将输入端箝制在低电位(通常指低于MOS器件的栅氧化层击穿电压)，则会引起输入端/输出端MOS器件的栅氧化层发生击穿现象，从而造成芯片功能的失效。

由于SCR结构具有很低的维持电压，并且内部存在正反馈回路，因此，SCR结构具有很强的ESD电流泄放能力，在ESD防护领域成为了主流的防护结构。

美国专利5473169公开了一种用于CMOS集成电路的互补型SCR，其采用单阱CMOS工艺，利用N型硅为衬底。该互补型SCR防护方案的缺点主要是输入端IN相对电源VDD存在正向的寄生二极管，电源VSS到输入端存在寄生的正向二极管，导致输入端IN到电源VDD和VSS总的寄生电容较大，降低了一些高速电路的性能。

发明内容

本发明提供了一种基于互补型SCR的静电放电防护电路，解决了传统互补型SCR寄生电容较大、降低高速电路性能的问题。

一种基于互补型SCR的静电放电防护电路，用于防护核心电路输入/输出端(I/O)、正电源线(VDD)、负电源线(VSS)三者之间的静电放电，包括：

电源箝位单元，两端分别连接正电源线和负电源线，用于正电源线和负电源线之间的静电放电防护；

相互连接的PNPNP型双向SCR和NPNPN型双向SCR，其中PNPNP型双向SCR的两个连接端子分别连接正电源线和核心电路的输入/输出端，用于正电源线与核心电路的输入/输出端之间的静电放电防护；NPNPN型双向SCR的两个连接端子分别连接负电源线和核心电路的输入/输出端，用于负电源线和核心电路的输入/输出端之间的静电放电防护。

优选地，所述的PNPNP型双向SCR包括第一P型衬底，第一P型衬底内设有第一N型埋层，第一N型埋层上注有第一P阱，第一P阱侧面和第一P型衬底之间注有与第一P阱结深相同的环形的第一N阱，第一P阱内注有第一N型漂移区和第二N型漂移区，第一N型漂移区内设有第一P+注入区和第一N+注入区，第二N型漂移区内设有第二P+注入区和第二N+注入区，其中第一P+注入区和第二P+注入区位于内侧，第一N型漂移区和第二N型漂移区之间的第一P阱上设有第五P+注入区，第一P型衬底、第一N阱和第一P阱上均覆有氧化隔离层；

所述的NPNPN型双向SCR包括第二P型衬底，第二P型衬底内设有第二N型埋层，第二N型埋层上注有第二P阱和第三P阱，第二P阱和第三P阱被设于P型衬底内的与它们结深相同的第二N阱包围，第二P阱内设有第三N+注入区和第三P+注入区。第三P阱内设有第四N+注入区和第四P+注入区，其中第三N+注入区和第四N+注入区位于内侧，第三P阱和第三P阱之间的第二N阱内设有第五N+注入区，第二P型衬底、第二P阱、第三P阱以及第二N阱上覆有氧化隔离层；