[发明专利]一种高速DDS信号发生器

权利要求书

1.一种DDS信号发生器，其特征在于，包括：

时钟模块，用于完成采样时钟信号的产生，提供具有相同频率且第i+1路与 第i路采样时钟信号之间的相位差相比于第i路与i-1路采样时钟信号之间的相 位差增加360°/n，其中i＝1...n的n路采样时钟信号；

波形数据存储模块，由n个RAM存储器组成，n个RAM存储器均相同地 存储有输出波形信号的波形数据，并与时钟模块提供的n路采样时钟信号依次 连接；

波形存储控制及地址产生模块，由地址累加模块和读写控制模块构成；地址 累加模块包括n个相位累加器，分别与时钟模块输出的n路采样时钟信号依次 连接，每个采样时钟，对输入的相同频率控制字进行一次累加，产生n路累加 值相同、但各路有一定延时的地址信号分别作为波形数据存储模块中n个RAM 存储器的采样地址；读写控制模块的波形数据线、写地址信号线以及读写控制 线分别与n个RAM存储器连接；

中央处理模块，其频率控制字数据线、波形数据线、写地址信号线、读写使 能线连接到波形存储控制及地址产生模块，用于向波形存储控制及地址产生模 块中的n个相位累加器提供相同频率控制字；当向波形数据存储模块写入输出 波形信号的波形数据时，由中央处理模块提供写地址信号和输出波形信号的波 形数据，并通过写使能信号控制读写控制模块进行写操作，由读写控制模块直 接对波形数据存储模块进行寻址，将波形数据写入；当合成用户需要的波形信 号时，由地址累加模块提供n路累加值相同、但各路有一定延时的地址信号， 中央处理模块通过读使能信号控制读写控制模块对波形数据存储模块进行读操 作，读出n路输出波形信号的波形数据；

DAC数模转换模块，由n个数模转换器构成，n个数模转换器分别与波形存 储控制及地址产生模块输出的n路输出波形信号的波形数据依次相连接，同时， 还和时钟模块提供的n路采样时钟信号依次连接，用于对n路输出波形信号的 波形数据进行数模转换，输出n路模拟信号；

信号叠加模块，与DAC数模转换模块连接，用于将DAC数模转换模块输 出的n路模拟信号进行叠加，输出叠加模拟信号；

模拟通道，与信号叠加模块连接，用于对信号叠加模块输出的叠加模拟信号 进行滤波、加偏、放大、幅度调整处理，输出用户需要的合成信号。

2.根据权利要求1所述的DDS信号发生器，其特征在于，所述的波形数据 存储模块中的RAM存储器选用ZBT-SRAM芯片实现。

3.根据权利要求1所述的DDS信号发生器，其特征在于，所述的DAC数 模转换模块中n个数模转换器均采用RZ模式的数模转换器。

4.根据权利要求1所述的DDS信号发生器，其特征在于，所述的波形存储 控制及地址产生模块由一片FPGA构成，在波形存储控制及地址产生模块中设 置有数字预校正模块对读写控制模块输出的波形数据进行预校正。