[发明专利]一种高速DDS信号发生器

说明书

技术领域

本发明涉及高速波形合成技术领域，具体来讲，涉及一种基于DDS的高速 信号发生器。

背景技术

信号发生器作为一种信号源，因其能够产生不同频率、不同幅度的规则或 者不规则的波形，在电子系统的测量、校验、试验及维护中得到了广泛的应用。 随着现在电子芯片集成化的发展，仪器设备的结构越来越复杂，工作频率越来 越高，对信号发生器的输出频率提出了更高的要求。

直接数字合成(Direct Digital Synthesis，以下简称DDS)是目前频率合成中 的一种主要技术，具有低成本、低功耗、高分辨率、快速转换时间、可以产生 任意波形以及切换时输出波形相位连续等特点，在信号发生器设计中被广泛采 用。

DDS信号发生器组成原理如图1所示，包括：相位累加器1、波形查找表2、 DAC 3三部分。

假设相位累加器1位数为N位，t时刻其累加值为K_t，频率控制字为M， 则在下一采样时钟信号f的上升沿，其值增加M，即经过一个时钟周期T， T＝1/f，地址信号增加M：K_t+1＝K_t+M，若K_t+1＞2^N则溢出，余数将保留并参加 下一次累加。由于一般情况下为提高波形精度，N值会取的较大，所以只取累 加结果的高A位(A＜N)，作为输入到波形查找表2的地址，对波形查找表2 进行寻址，将波形的相位信息转换为幅度信息，数模转换器(DAC)3完成数字 波形到模拟波形之间的转换，输出用户想要的波形信号。

从图1我们可以看出，输出波形信号的频率由采样率决定，而采样率由相 位累加器1、波形查找表2和数模转换器3三者的工作频率共同决定，其中数模 转换器3的转换速度的提高成为了目前影响DDS波形合成信号输出频率的主要 限制。

发明内容

本发明的目的在于克服现有技术中DDS波形合成信号输出频率受限的不 足，提供一种高速DDS信号发生器。

为实现上述发明目的，本发明的高速DDS信号发生器，其特征在于，包括：

时钟模块，用于完成采样时钟信号的产生，提供具有相同频率且相位差依次 递增360°/n的n路采样时钟信号；

波形数据存储模块，由n个RAM存储器组成，n个RAM存储器均相同地 存储有输出波形信号的波形数据，并与时钟模块提供的n路采样时钟信号依次 连接；

波形存储控制及地址产生模块，由地址累加模块和读写控制模块构成；地址 累加模块包括n个相位累加器，分别与时钟模块输出的n路采样时钟信号依次 连接，每个采样时钟，对输入的相同频率控制字进行一次累加，产生n路累加 值相同、但各路有一定延时的n路地址信号分别作为波形数据存储模块中n个 RAM存储器的采样地址；读写控制模块的波形数据线、写地址信号线以及读写 控制线分别与n个RAM存储器连接；

中央处理模块，其频率控制字数据线、波形数据线、写地址信号线、读写使 能线连接到波形存储控制及地址产生模块，用于向波形存储控制及地址产生模 块中的n个相位累加器提供相同频率控制字；当向波形数据存储模块写入输出 波形信号的波形数据时，由中央处理模块提供写地址信号和输出波形信号的波 形数据，并通过写使能信号控制读写控制模块进行写操作，由读写控制模块直 接对波形数据存储模块进行寻址，将波形数据写入；当合成用户需要的波形信 号时，由地址累加模块提供n路累加值相同、但各路有一定延时的n路地址信 号，中央处理模块通过读使能信号控制读写控制模块对波形数据存储模块进行 读操作，读出n路输出波形信号的波形数据；

DAC数模转换模块，由n个数模转换器构成，n个数模转换器分别与波形存 储控制及地址产生模块输出的n路输出波形信号的波形数据依次相连接，同时， 还和时钟模块提供的n路采样时钟信号依次连接，用于对n路输出波形信号的 波形数据进行数模转换，输出n路模拟信号；

信号叠加模块，与DAC数模转换模块连接，用于将DAC数模转换模块输 出的n路模拟信号进行叠加，输出叠加模拟信号；

模拟通道，与信号叠加模块连接，用于对信号叠加模块输出的叠加模拟信号 进行滤波、加偏、放大、幅度调整处理，输出用户需要的合成信号。

本发明的发明目的是这样实现的：