[发明专利]单栅非易失性快闪存储单元、存储器件及其制造方法

权利要求书

1.一种单栅非易失性快闪存储单元，包括：半导体结构，所述半导体结 构包括衬底、位于衬底中的第一导电类型的掺杂阱，位于掺杂阱内及其上的 控制栅晶体管和浮栅晶体管，其中控制栅晶体管源极和浮栅晶体管的漏极共 用，所述浮栅晶体管具有浮栅结构，所述半导体结构上具有层间介质层；

其特征在于，还包括：

可动开关，设置于所述浮栅结构上方，所述可动开关对应位置的层间介 质层中具有暴露浮栅结构的开口；

所述可动开关包括：支撑部件和导电互连部件，所述支撑部件位于所述 导电互连部件的外围，且与所述层间介质层连接，并将所述导电互连部件悬 置在所述开口上方，当向所述导电互连部件施加电压时，则所述导电互连部 件与所述浮栅结构电连接。

2.根据权利要求1所述的单栅非易失性快闪存储单元，其特征在于，所 述浮栅结构包括浮栅部和浮栅延伸部；

可动开关，设置于所述浮栅延伸部上方，所述可动开关对应位置的层间 介质层中具有暴露浮栅延伸部的开口，所述可动开关包括：支撑部件和导电 互连部件，所述支撑部件连接在所述导电互连部件的外围，且与所述层间介 质层连接，所述导电互连部件通过所述支撑部件悬置在所述开口上方，当向 所述导电互连部件施加电压，则所述导电互连部件进入所述开口和所述浮栅 延伸部导电互连。

3.根据权利要求2所述的单栅非易失性快闪存储单元，其特征在于，所 述掺杂阱为N型，控制栅晶体管和浮栅晶体管均为PMOS晶体管。

4.根据权利要求2所述的单栅非易失性快闪存储单元，其特征在于，所 述掺杂阱为P型，控制栅晶体管和浮栅晶体管均为NMOS晶体管。

5.根据权利要求2所述的单栅非易失性快闪存储单元，其特征在于，所 述支撑部件为绝缘材料，所述支撑部件为分布在导电互连部件对称的两侧的 引脚，且所述支撑部件和所述导电互连部件连接的一端位于导电互连部件下 方，与层间介质层连接的一端位于层间介质层上方。

6.根据权利要求5所述的单栅非易失性快闪存储单元，其特征在于，所 述浮栅结构还包括浮栅极和位于所述浮栅极上的绝缘层，所述开口包括：所 述层间介质层中的介质层开口，及对应于介质层开口中央区域的浮栅延伸部 的绝缘层中的开口，即浮栅延伸部开口；

所述浮栅延伸部开口位于所述介质层开口的中央区域。

7.根据权利要求6所述的单栅非易失性快闪存储单元，其特征在于，所 述导电互连部件对应于所述浮栅延伸部开口的位置向浮栅延伸部一侧凸出， 且所述凸出位置和所述浮栅延伸部开口位置对应。

8.根据权利要求2所述的单栅非易失性快闪存储单元，其特征在于，所 述导电互连部件对应于所述开口的中央区域。

9.根据权利要求2所述的单栅非易失性快闪存储单元，其特征在于，所 述导电互连部件为金属材料。

10.一种包括阵列排列的权利要求1所述的单栅非易失性快闪存储单元 的单栅非易失性快闪存储器件。

11.一种单栅非易失性快闪存储单元的制造方法，其特征在于，包括步 骤：

提供半导体结构，所述半导体结构包括衬底、位于衬底中的第一导电类 型的掺杂阱，位于掺杂阱及其上的控制栅晶体管和浮栅晶体管，其中控制栅 晶体管源极和浮栅晶体管的漏极共用，所述浮栅晶体管具有浮栅结构，所述 控制栅晶体管和浮栅晶体管上具有层间介质层；

对所述半导体结构进行刻蚀，在所述浮栅结构上的层间介质层中形成第 一开口；

在所述第一开口中填充牺牲介质；

在所述层间介质层上形成阻挡层，所述阻挡层覆盖部分所述牺牲介质；

刻蚀所述阻挡层，在所述阻挡层中形成暴露所述牺牲介质的第二开口；

在所述牺牲介质表面的阻挡层上形成导电层，所述导电层覆盖所述第二 开口；

去除所述第一开口中的牺牲介质。