[发明专利]一种掺杂图案的制作方法有效

申请号：	201010135822.2	申请日：	2010-03-16
公开（公告）号：	CN102194743A	公开（公告）日：	2011-09-21
发明（设计）人：	曾焕廷;黄俊宪;黄宏钦;李振伟	申请（专利权）人：	联华电子股份有限公司
主分类号：	H01L21/78	分类号：	H01L21/78;H01L21/312;H01L21/762;H01L21/266;H01L21/8238;G03F1/10
代理公司：	北京市柳沈律师事务所 11105	代理人：	邱军
地址：	中国台湾新竹***	国省代码：	中国台湾;71
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摘要：
搜索关键词：	一种掺杂图案制作方法
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【说明书】：

技术领域

本发明涉及一种掺杂图案的制作方法，尤指一种半导体装置的掺杂图案的制作方法。

背景技术

随着集成电路的高积集化与半导体装置的微小化，半导体装置的线宽与用来提供各装置间电性隔离的浅沟隔离(shallow trench isolation，以下简称为STI)宽度也越来越小，而上述元件线宽的缩小持续挑战着半导体工艺如光刻(photolithography)等工艺的能力。

由于集成电路是多层结构，而每一层均需通过光刻工艺定义图案，因此光刻工艺可说是半导体工艺中关键性技术之一。然而，光刻工艺的二大元素为：光掩模与光阻，在面对各元件的线宽逐渐缩小的趋势中，不仅必需面对光掩模对准的问题，同时亦需面对光阻材料本身可能影响工艺良率的问题。举例来说，光阻材料常因其与前层材料粘着性不佳的关系，而可能在形成后或后续工艺中发生倒塌的问题，继而影响后续离子注入工艺的结果、降低工艺良率与工艺容忍度(process window)。同样的问题不但发生于用以调整V_tn、V_tp的离子注入工艺中，也发生在形成NMOS、PMOS的LDD离子注入工艺与源极/漏极离子注入工艺中。因此，目前仍需要一种可避免因光阻影响工艺良率与容忍度的制作方法。

发明内容

因此，本发明的一目的在于提供一种可避免光阻因素影响离子注入工艺结果的掺杂图案的制作方法。

根据本发明所提供的实施例，提供一种掺杂图案的制作方法。该制作方法包括：提供一基底，该基底内形成有多个浅沟隔离(STI)，且这些STI定义并电性隔离多个具有相同电性的有源区域；在该基底上形成一图案化光阻，且该图案化光阻包含多个暴露区，暴露出这些有源区域与相邻有源区域间的这些STI；以及进行一离子注入工艺，透过该图案化光阻在该有源区域内形成多个掺杂图案。

根据本发明所提供的实施例，另提供一种掺杂图案的制作方法，该制作方法包括：首先提供一基底，该基底内形成有多个STI，且这些STI定义并电性隔离多个具有相同电性的有源区域；利用一导电层定义图案在这些有源区域内形成多个第一导电层图案与在部分STI上形成多个第二导电层图案；在该基底上形成一图案化光阻，该图案化光阻包含多个暴露区，暴露出这些有源区域、部分相邻有源区域间的这些STI与这些第一导电层图案；以及进行一离子注入工艺，透过该图案化光阻在该有源区域内形成多个掺杂图案。

根据本发明所提供的实施例，更提供一种离子注入光掩模的制作方法，该制作方法首先提供一预定掺杂图案与一STI定义图案；以及利用该STI定义图案校正该预定掺杂图案，而在一光掩模上形成一校正掺杂图案。

根据本发明所提供的掺杂图案制作方法，透过校正掺杂图案而形成的图案化光阻将不会形成在预定具有相同掺杂型态的有源区域中的STI上方，因此可避免光阻因粘着度不加发生倒塌、继而影响后续离子注入工艺的结果与工艺容忍度等问题。

附图说明

图1与图2为本发明所提供的掺杂图案的制作方法的第一优选实施例的流程图；

图3至图6为该第一优选实施例的示意图；

图7与图8为本发明所提供的掺杂图案的制作方法的第二优选实施例的流程图；

图9至第13图为该第二优选实施例的示意图。

附图标记说明

100 半导体基板 102 STI

110a NMOS有源区域 110b PMOS有源区域

112a N型掺杂区域 112b P型掺杂区域

114 栅极结构 116a NLDD