[发明专利]三值铁电存储器电路

说明书

技术领域

本发明涉及集成电路设计技术领域，尤其涉及铁电存储器三值存储的电路 设计。

背景技术

铁电存储器是一种利用铁电电容滞回特性制造的新型存储器件。目前上市 的铁电存储器均是通过定义滞回曲线上正负两个极化值为二进制信息“0”和“1” 来实现存储功能。因此采用1T1C存储单元结构的铁电存储器的存储密度为1bit/ 单元，而采用2T2C存储单元结构的铁电存储器的存储密度为0.5bit/单元。

和FLASH相比，铁电存储器虽然在低功耗、高写入速度及抗辐照等方面具 有绝对的优势，但是在存储密度上落后FLASH一代至两代的工艺水平。因此， 提高铁电存储器的存储密度是铁电存储器发展所面临的一个重要问题。通过工 艺改良及采用新型器件结构的方法需要较长的研发时间和昂贵的成本，若能够 从电路设计上解决这一问题，则可以在不改变工艺条件的前提下提高铁电存储 器的存储密度，具有重要的意义。多值铁电存储器是一新颖的概念，通过选取 铁电电容电滞回线上的多个点作为信息存储的状态点，实现多值存储，从而间 接地提高了铁电存储器的存储密度。

发明内容

本发明提出了一种三值铁电存储器的实现电路，在铁电电容电滞回线上定 义了三个状态点，通过一定的读出和编码方式，把存储密度提高到了1.5bit/单元。

其特征在于，所述存储器电路包括存储单元阵列、读出电路以及中间状态 输入电路；

所述存储单元阵列包含若干存储单元，每个存储单元由两个铁电电容C0、 C1和两个NMOS传输管M0、M1组成；

字线W接到两个NMOS传输管M0、M1的栅极，控制存储单元的开启和 关闭；

其中，NMOS传输管M0的源极接到位线BL，漏极连接到铁电电容C0一 端的存储节点，该铁电电容C0的另一端与板线PL相连；NMOS传输管M1的 源极接到位线BL/，漏极接到铁电电容C1一端的存储节点，该铁电电容C1的 另一端与板线PL相连；

所述读出电路由6个NMOS传输管N0～N5、5个灵敏放大器SA0～SA4以 及一个4-3编码器组成；

其中，二值读出电路选通信号SEL0连至传输管N0、N1的栅极，控制传统 二值读出单元的开启和关闭，传输管N0的源极连至位线BL，传输管N1的源 极连至位线BL/，两者的漏极连至灵敏放大器SA0的输入，比较放大进行输出；

三值读出电路选通信号SEL1连至传输管N2、N3的栅极，三值读出电路选 通信号SEL2连至传输管N4、N5的栅极，控制三值读出单元的开启和关闭，传 输管N2、N4的源极连到位线BL，传输管N3、N5的源极连到位线BL/，传输 管N2、N3的漏极分别连至两个灵敏放大器SA1、SA2的输入端与参考电压Vrefl 作比较，传输管N4、N5的漏极分别连至另两个灵敏放大器SA3、SA4的输入 端与参考电压Vrefh作比较，经灵敏放大后输出给4-3编码器进行二进制逻辑值 的编码，编码器输出数据DATA0～DATA2；

所述中间状态输入电路由两个传输管N6、N7组成，其中中间状态写入使 能信号WRM连至传输管N6的栅极，中间状态写入使能信号WRM/连至传输管 N7的栅极，控制中间状态输入电路的开启和关闭，传输管(N6)的栅极连至位 线BL，传输管N7的栅极连至位线BL/，传输管N6、N7的漏极连至使所述存 储单元铁电电容进入中间状态的电压Vm。

一种三值铁电存储器的写操作时序特征在于：①写2值操作时序：分为4 个阶段(0，1，2，3)。0阶段中，控制线WL、SEL0～SEL2、WRM～WRM/均 为低电平；1阶段中，控制线WL为高电平，BL线接高电平则写入逻辑值“1”， 接低电平则写入逻辑值“0”；2阶段中，控制线WL保持高电平，BL保持前一 状态，PL线产生一高电平脉冲；3阶段中，BL、WL降低为低电平；②写3值 操作时序：分为4个阶段(0，1，2，3)。0阶段中，控制线WL、SEL0～SEL2、 WRM～WRM/均为低电平；1阶段中，控制线WL为高电平，BL线接高电平则 写入逻辑值“H”，接低电平则写入逻辑值“L”，WRM～WRM/为高电平则写入 逻辑值“M”；2阶段中，控制线WL保持高电平，BL保持前一状态，PL线产 生一高电平脉冲；3阶段中，BL、WL、WRM～WRM/降低为低电平。