[发明专利]低栅极阻抗的沟槽式功率半导体结构及其制造方法

说明书

技术领域

本发明涉及一种沟槽式功率半导体结构及其制作方法，特别是关于一种低栅极阻抗的沟槽式半导体结构及其制作方法。

背景技术

当沟槽式功率半导体结构为了增加元件密度而缩小沟槽宽度或缩短沟槽深度时，于沟槽内的栅极多晶硅结构因截面积变小而阻值变大，使得栅极阻抗变大而影响到功率半导体元件的开关速度，进而造成切换损失(switching loss)增加。

图1A与图1B为一典型沟槽式功率半导体的栅极结构的制作流程。如图1A所示，首先，于一硅基材110上制作栅极沟槽130。随后，沿着栅极沟槽130的内侧表面形成一栅极氧化层140。接下来，如图1B所示，沉积多晶硅材料于硅基材110的表面，并以回蚀(etching back)的方式去除多余的多晶硅材料，以形成一栅极多晶硅结构150于此栅极沟槽130内。此栅极多晶硅结构150的上缘位于栅极沟槽130内，并与硅基材的上表面保持一定的距离。随后，形成一介电结构160于栅极多晶硅结构150上方，以隔离栅极多晶硅结构150与后续制作的源极金属层(图未示)。

此制作方法所形成的栅极多晶硅结构150的截面积大小受限于栅极沟槽130的宽度与深度，而会导致栅极阻抗过大，影响功率半导体元件的开关速度。为了解决此问题，一典型的制作方法是让位于沟槽内的栅极多晶硅结构150突出于硅基材的表面，以提升其截面积大小。

图2A至图2D显示一典型低栅极阻抗的沟槽式功率半导体的栅极结构的制作流程。此制作流程利用硬质罩幕层(hard mask)224取代传统的光阻层(photoresist layer)来定义栅极沟槽。由于硬质罩幕层224的厚度远小于光阻层的厚度(约0.5～1微米)，因此，利用硬质罩幕层224来定义栅极沟槽，可避免蚀刻图形的高宽比(aspect ratio)过大而导致蚀刻难度增加的问题。

如图2A所示，首先，在硅基材210上形成一硬质罩幕层224。此硬质罩幕层224可以是一氧化硅层或是一氮化硅层。在硬质罩幕层224中具有开口226以定义栅极沟槽。这些开口226可利用光阻层(图未示)加以定义，并以选择性蚀刻的方式形成。

接下来，如图2B所示，以蚀刻方式形成栅极沟槽230于硅基材210中。图中的虚线即显示蚀刻步骤前，形成于硅基材210上的硬质罩幕层224。一般而言，此蚀刻步骤所采用的是非等向性蚀刻技术。受限于非等向姓蚀刻技术的蚀刻选择性，部分的硬质罩幕层材料也会在此蚀刻步骤中被去除。其次，虽然所采取的是非等向性蚀刻技术，仍然难以避免侧向蚀刻的产生。因此，经过此蚀刻步骤后，不仅硬质罩幕层224的厚度会减少，开口226的宽度也会因为侧向蚀刻的存在而扩大。然后，沿着栅极沟槽230的内侧表面形成一栅极氧化层240。随后，如第2C图所示，填入多晶硅材料于栅极沟槽230与硬质罩幕层224的开口226中，并以回蚀(etching back)的方式去除多余的多晶硅材料，以形成一栅极多晶硅结构250。此栅极多晶硅结构250的上缘突出硅基材210的上表面。然后，如图2D所示，去除覆盖于硅基材上表面的硬质罩幕层224，使硅基材210裸露于外，以便进行后续的离子植入制程。

如前述，经过图2B的蚀刻步骤后，硬质罩幕层224的开口226宽度明显大于栅极沟槽230的开口。因此，突出于硅基材的栅极多晶硅结构250的宽度大于位于栅极沟槽230内的栅极多晶硅结构250的宽度，而在硅基材210的上表面产生遮蔽效果(shadowing effect)，影响后续的离子植入制程。

基于此，如何提高栅极多晶硅结构的截面积，同时避免栅极多晶硅结构突出硅基材所产生的遮蔽效果影响后续制程，为本技术领域亟待解决的课题。

发明内容

本发明的主要目的是提供一种低栅极阻抗的沟槽式功率半导体结构及其制造方法，所形成的栅极多晶硅结构突出于硅基材表面，但不会对于周围的硅基材产生遮蔽效果。

为达到上述目的，本发明提供一种低栅极阻抗的沟槽式功率半导体结构的制造方法，其特征在于，包括下列步骤：(a)提供一硅基材；(b)形成一图案层于硅基材的一上表面，此图案层具有一开口以定义一栅极沟槽；(c)通过图案层蚀刻硅基材以形成栅极沟槽；(d)形成一栅极介电层至少覆盖栅极沟槽的内侧表面；(e)形成一第一多晶硅结构于栅极沟槽内；(f)沿着图案层的开口的侧壁形成一间隔层结构(spacer)；(g)形成一第二多晶硅结构于间隔层结构所定义出的空间内，此第二多晶硅结构覆盖于第一多晶硅结构上；以及(h)去除间隔层结构与图案层。