[发明专利]单管单电容型铁电存储器

说明书

技术领域

本发明涉及集成电路设计制造技术领域，尤其涉及一种基于读出自参考反 相器的无需参考单元的单管单电容型铁电存储器存储阵列。

背景技术

铁电存储器是一种新型非挥发存储器件。它利用铁电材料中的自发极化现 象实现二值数据的存储。单管单电容(1T1C)的单元结构代表了高密度FeRAM 设计的发展方向。

目前，在1T1C结构FeRAM中，参考信号产生电路的设计是最大的挑战。 传统的参考信号产生电路主要有如下两类：每列共用铁电参考单元和每行共用 铁电参考单元。每列共用铁电参考单元的1T1C FeRAM中，铁电参考单元的疲 劳速度比铁电存储单元快很多，这样经过多次读写操作后，参考信号的准确度 会严重下降。每行共用铁电参考单元的1T1C FeRAM可以解决疲劳度不一致的 问题，但是需要电流型灵敏放大器，其结果是参考信号产生电路较为复杂，功 耗、时序复杂度以及设计难度都大大增加。

发明内容

为了解决1T1C单元结构FeRAM中传统参考信号产生方法存在的问题，本 发明提出了一种基于读出自参考反相器的无需参考单元的1T1C FeRAM存储阵 列，其特征在于，所述的铁电存储器由铁电存储阵列和读出电路两部分组成；

其中，铁电存储阵列的每列单管单电容型存储单元共用一条位线BLi，其中， i＝0...m，每行单管单电容型存储单元共用一条字线WLj及一条板线PLj，其中 j＝0...n；

所述读出电路由读出自参考反相器和灵敏放大电路组成，其中，所述铁电 存储阵列的每列接一个读出自参考反相器，灵敏放大器接在所述读出自参考反 相器的两端；

所述读出自参考反相器由第一NMOS管M0、第二NMOS管M2、第一PMOS 管M1和第二PMOS管M3组成，第一NMOS管M0的栅极连至每列共用位线 BLi上，其中i＝0...m，其源极与第二NMOS管M2的漏极相接，其漏极与第一 PMOS管M1的漏极相接作为所述读出自参考反相器的输出；第一PMOS管M1 的栅极也连至所述该列共用位线BLi上，其源极与第二PMOS管M3的漏极相 接；第二NMOS管M2和第二PMOS管M3的栅极分别连至使能信号Read_en 及第二NMOS管M2的源极接地，第二PMOS管M3的源极接至电源 vdd_inv。

所述第一NMOS管M0和第一PMOS管M1为低阈值MOS管。

一种基于读出自参考反相器的单管单电容型铁电存储器的写操作时序，其 特征在于，整个操作过程分为4个阶段T0、T1、T2、T3；

-T0阶段中，预充电信号PRE为高电平，整个存储阵列处于预充电状态；

-T1阶段中，预充电信号PRE变为低电平，待写入的数据出现在位线BL 上，相应的字线WL信号由低电平变为高电平，待操作的存储单元处于开启状 态；

-T2阶段中，字线WL保持高电平，在板线PL信号的脉冲作用下，数据写 入铁电存储单元；

-T3阶段中，预充电信号PRE由低电平变为高电平，字线WL由高电平变 为低电平，存储单元关闭，写操作结束。

一种基于读出自参考反相器的单管单电容型铁电存储器的读操作时序，其 特征在于，整个操作过程分为5个阶段t0、t1、t2、t3、t4；

-t0阶段中，预充电信号PRE为高电平，存储阵列处于预充电状态；

-t1阶段中，预充电信号PRE变为低电平，相应的字线WL由低电平变为 高电平，板线PL由低电平变为高电平，位线BL上的电压变为V0或V1，取决 于存储单元中存储的数据是‘0’或‘1’；

-t2阶段中，读出自参考反相器使能，然后激活灵敏放大器，数据从存储单 元读出；

-t3阶段中，板线PL由高电平变为低电平，数据回写到存储单元中；

-t4阶段中，预充电信号PRE由低电平变为高电平，字线WL信号由高电 平变为低电平，读操作结束。

与传统的1T1C FeRAM相比较，基于读出自参考反相器的1T1C FeRAM无 需铁电参考单元，具有良好的抗疲劳特性；此外，由于不需要铁电参考单元产 生参考信号，和参考信号产生相关的时序控制电路可以省去，其结果是减少了 设计的难度和复杂度，降低了功耗。

附图说明

下面结合附图对本发明作详细说明：