[发明专利]能够调整页面大小的半导体设备

说明书

技术领域

本发明构思的实施例涉及一种半导体设备，且更具体地说，涉及一种能够调整页面大小的半导体设备、包括所述半导体设备的多芯片封装(multi-chippackage)和包括所述多芯片封装的半导体系统。 

背景技术

半导体存储器是一种可用作计算机存储器的半导体设备。半导体存储器的示例包括非易失性存储器，诸如只读存储器(ROM)、磁阻式随机存取存储器(MRAM)、闪速存储器等等。 

可以将半导体存储器划分成固定大小的页面(如，1K字节页面、2K字节页面等)。通过使用二进制地址能够访问每个页面的数据。例如，一个1K页面具有2¹⁰个字节，因此能够使用10位地址来访问1K页面的数据。然而，使用固定页面大小可能并不是高效的。例如，如果以页面为单位从存储器中提取数据，则即使当前的每个页面的仅仅一小部分具有数据，也需要访问整个页面。 

因此，需要一种能够调整页面大小的半导体设备、包括所述半导体设备的多芯片封装和包括所述多芯片封装的半导体系统。 

发明内容

一种依据本发明构思的示例性实施例的半导体设备，包括：具有多个存储体(bank)的存储单元阵列；和页面大小控制器，所述页面大小控制器被配置为译码存储体选择地址的一部分或者电源电压及译码存储体选择地址的剩余部分，以使能多个存储体中的一个、或者使能多个存储体中的两个，以设置半导体设备的页面大小。 

一种依据本发明构思的示例性实施例的半导体设备，包括：具有多个存储体的存储单元阵列；和页面大小控制器，所述页面大小控制器被配置为在第一模式中使用行地址的一部分作为芯片ID并且基于存储体选择地址来使 能多个存储体中的一个，以及在第二操作模式中使用存储体选择地址的一部分及行地址的一部分的组合作为芯片ID并且基于存储体选择地址的剩余部分来使能多个存储体中的至少两个存储体。 

一种依据本发明构思的示例性实施例的半导体设备，包括：多个堆叠(stacked)的半导体芯片，每个芯片包括多个存储体。多个半导体芯片分别包括页面大小控制器，所述页面大小控制器被配置为：基于芯片选择地址从多个半导体芯片中选择一个半导体芯片，其中芯片选择地址包括存储体选择地址的一部分和行地址的一部分，并且基于存储体选择地址的剩余部分来使能在所选半导体芯片中包括的多个存储体中的至少两个存储体，以增加页面大小。 

一种依据本发明构思的示例性实施例的半导体设备，包括：多个堆叠的半导体芯片，每个芯片包括多个存储体。多个半导体芯片分别包括页面大小控制器，所述页面大小控制器被配置为：基于行地址的一部分从多个半导体芯片中选择至少两个半导体芯片，并基于存储体选择地址来使能在每个所选半导体芯片中包括的多个存储体中的一个存储体。 

附图说明

通过参照附图详细描述其示例性实施例，本发明构思的实施例将会更加明白易懂，其中： 

图1是依据本发明构思的一个示例性实施例的、其中堆叠了8个半导体芯片的半导体设备的示意性框图； 

图2是示出在图1中所示的8个半导体芯片的每一个中包括的存储体的图； 

图3示出依据本发明构思的一个示例性实施例的、基于所堆叠的半导体芯片的数目而改变半导体设备的页面大小的方案； 

图4示出依据本发明构思的一个示例性实施例的、基于所堆叠的半导体芯片的数目而改变半导体设备的页面大小的方案； 

图5是依据本发明构思的一个示例性实施例的、用于实现图3中所示的方案的半导体芯片的内部结构的图； 

图6示出图5中所示的所述半导体芯片中的地址分配的例子； 

图7是依据本发明构思的一个示例性实施例的、包括图5中所示的选择 信号生成电路和存储体地址译码器的可编程页面大小控制器的电路图； 

图8示出用于控制图3中所示的每个存储体德操作的选择信号生成电路的示例性熔丝选项； 

图9是依据本发明构思的一个示例性实施例的在图5中所示的芯片选择电路的电路图； 

图10示出在图5中所示的熔丝盒的示例性熔丝选项； 

图11是依据本发明构思的一个示例性实施例的用于实现在图4中所示的方案的半导体芯片的内部结构的图； 

图12示出在图11中所示的半导体芯片中的地址分配的示例； 

图13是依据本发明构思的一个示例性实施例的在图11中所示的芯片选择电路的电路图；