[发明专利]一种栅堆叠结构、半导体器件及二者的制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体来说，涉及一种栅堆叠结构、半导体器件及二者的制造方法。

背景技术

随着半导体器件的临界尺寸越来越小，接触孔(CA)的尺寸也越来越小，且栅极和接触孔间的距离也随之减小。

其中，国际上各主要半导体公司和研究组织竞相研发的课题之一为CMOS器件栅工程研究。通常，如图1所示，栅堆叠结构包括形成于基底10上的栅介质层20、形成于所述栅介质层20上的栅极40，以及，环绕所述栅介质层20和所述栅极40的侧墙30。其中，栅极40多选用金属栅极。其中，如图2所示，所述栅极40位于所述基底10的活性区12和连接区14上，位于所述活性区12上的所述栅极40用以调整器件性能，位于所述连接区14上的所述栅极40、形成于其上的接触孔16以及形成于所述活性区12上的所述接触孔18均用以形成金属互连。

如图3所示，在形成栅堆叠结构后，将继续形成与所述栅堆叠结构等高的第一接触孔60，继而，在所述第一接触孔60上形成第二接触孔62(所述第二接触孔62与第一接触孔60共同构成同一层间介质层50中的接触孔)，以形成第一层金属互连。将接触孔的形成过程一分为二(本文件中简称为两次接触孔形成工艺)，利于降低刻蚀过程中接触孔的深宽比，减少刻蚀不完全以及填充孔洞等缺陷。

但是，在上述工艺中，结合图1及图2所示，由于所述第二接触孔62与位于所述活性区12的所述栅极40距离非常近，而实践中由于工艺的限制，易于在所述第二接触孔62与所述栅极40之间发生短路(如图3中虚线64所标示)。

发明内容

为了解决上述问题，本发明提供了一种栅堆叠结构及其制造方法，可减少第二接触孔与栅极之间发生短路的可能性；本发明提供了一种半导体器件及其制造方法，可减少半导体器件内第二接触孔与栅极之间发生短路的可能性。

本发明提供的一种栅堆叠结构，包括，

栅介质层，形成于基底内的活性区和连接区上；

栅极，形成于所述栅介质层上；以及，

侧墙，环绕所述栅介质层和所述栅极；

还包括：

隔离介质层，形成于所述栅极上且嵌入其中，所述侧墙覆盖所述隔离介质层中相对的侧面，位于所述活性区上的所述隔离介质层的厚度大于位于所述连接区上的所述隔离介质层的厚度。

可选地，所述隔离介质层仅位于所述活性区上。

可选地，在包含所述栅堆叠结构的器件中引入阻挡层时，所述隔离介质层材料与阻挡层材料不同。

可选地，所述隔离介质层为氮化硅、碳氮化硅、掺杂或未掺杂的氧化硅玻璃或者低介电常数介质材料中的一种或其组合。

本发明提供的一种栅堆叠结构的制造方法，包括，

在包含活性区和连接区的基底上形成栅介质层、形成于所述栅介质层上的栅极，以及环绕所述栅介质层和所述栅极的侧墙；

还包括：

去除部分厚度的所述栅极，被去除的位于所述活性区上的厚度大于位于所述连接区上的厚度，以暴露所述侧墙中相对的内壁；

在所述栅极上形成隔离介质层，所述隔离介质层覆盖暴露的所述内壁。

可选地，去除部分厚度的所述栅极的步骤为：仅去除位于所述活性区上的所述栅极的部分厚度。

可选地，在形成栅堆叠结构后引入阻挡层时，所述隔离介质层材料与阻挡层材料不同。

可选地，所述隔离介质层为氮化硅、碳氮化硅、掺杂或未掺杂的氧化硅玻璃或者低介电常数介质材料中的一种或其组合。

本发明提供的一种半导体器件，所述半导体器件包含上述栅堆叠结构。

本发明提供的一种半导体器件的制造方法，包括，

在基底上形成栅堆叠结构；

在形成有所述栅堆叠结构的所述基底上形成金属互连；

采用上述方法形成所述栅堆叠结构。

与现有技术相比，采用本发明提供的技术方案具有如下优点：

通过在所述栅极上嵌入隔离介质层，并使所述侧墙覆盖所述隔离介质层中相对的侧面，位于活性区上的所述隔离介质层的厚度大于位于连接区上的所述隔离介质层的厚度，既可以增加位于活性区中栅极与第二接触孔之间的垂直距离，并在所述栅极与所述第二接触孔之间形成隔离带，减小所述栅极与所述第二接触孔之间发生短路的可能性；对于位于所述连接区上的所述栅极而言，又可以通过调整所述隔离介质层的厚度，以使在其上形成的所述隔离介质层的厚度尽量地小，以在刻蚀第二接触孔时，可以与两次接触孔形成工艺兼容；