[发明专利]半导体元件的制造方法

说明书

技术领域

本发明涉及使用于半导体集成电路的工艺的等离子体剥除工艺(plasmastrip process)，尤其涉及一种工艺，用于剥除光致抗蚀剂与移除一衬层(liner)于一等离子体反应腔体中。

背景技术

于集成电路(IC)工艺的步骤中，应用于晶体管制造方法中的所有主要光致抗蚀剂移除方法，以晶片温度通常大于250℃，且通常使用氧气作为主要气体的后段剥除工艺(downstream stripping processes)为目前主要盛行的方法。与二氧化硅蚀刻工艺(silicon dioxide etching process)相比，目前使用的光致抗蚀剂剥除工艺(PR stripping process)可进行一或两步骤，且一般于不同的腔体中进行。公知剥除与残余物(residues)移除工艺中，第一步骤先进行后续的接触插塞与停止层的蚀刻，一般为大多数氧气供给到等离子体源中，且于第二步骤中，可使用湿式化学(wet chemcials)或少量的形成气体(forming gas)或含氟气体(fluorinated gas)，以移除残余物(residues)。传统光致抗蚀剂移除工艺是于高温下使用一氧气为主的等离子体，温度为250℃的等级(order)，例如约250℃至270℃。然而，于某些情况下，使用高温移除光致抗蚀剂会产生其它污染物，特别是很难移除的高分子残余物。此外，湿式清洁工艺(wetclean process)倾向影响材料的特性(例如金属的导通孔腐蚀，特别是铜)与改变介电常数值(特别是低介电常数材料)。

目前剥除光致抗蚀剂(photoresist)与蚀刻停止层(etching stop layer)的工艺不利于元件效能，且需要加以改善。

发明内容

为克服上述现有技术的缺陷，本发明提供一种半导体元件的制造方法，包括以下步骤：提供一半导体基材，其中该半导体基材包括：一导电层；一介电衬层(dielectric liner)形成于该导电层之上；一保护层(passivation layer)形成于该介电衬层之上；以及一光致抗蚀剂层(photoresist layer)形成于该保护层之上，且该保护层具有一第一开口暴露该保护层的一部分；利用该光致抗蚀剂层作为掩模(mask)，蚀刻该保护层的暴露部分，以于该保护层中形成一第二开口，且暴露该介电衬层的一部分；以及于温度小于约120℃的条件下进行一等离子体干式蚀刻工艺(plasma dry etch process)，以于相同的反应腔体(reaction chamber)内移除该光致抗蚀剂层与该介电衬层的暴露部分，并暴露该导电层的一部分。

本发明也提供一种半导体元件的制造方法，包括以下步骤：提供一半导体基材，其中该半导体基材包括：一含铜导电层；一氮氧化硅衬层(SiON liner)形成于该含铜导电层之上；一保护层(passivation layer)形成于该氮氧化硅衬层之上；以及一光致抗蚀剂层(photoresist layer)形成于该保护层之上，且该保护层具有一第一开口暴露该保护层的一部分，且该第一开口对应到一接合焊盘视窗(bonding pad window)的位置；利用该光致抗蚀剂层作为掩模(mask)，蚀刻该保护层的暴露部分，以于该保护层中形成一第二开口，且暴露该氮氧化硅衬层的一部分；以及于温度小于约120℃的条件下进行一等离子体干式蚀刻工艺(plasma dry etch process)，于相同的反应腔体(reaction chamber)内移除该光致抗蚀剂层与该氮氧化硅衬层的暴露部分，并暴露该含铜导电层的一部分。

本发明揭示于一相同低温等离子体干式蚀刻腔体内，进行光致抗蚀剂剥除与移除介电衬层的工艺，其可以节省至少三次工艺的循环，此工艺较为简单且可降低工艺成本。低温等离子体剥除工艺可以移除大多数的蚀刻剂，与复原铜的氧化，且使得接合焊盘中心不会形成隆起。此外，本发明所揭示的工艺可以形成边缘圆弧轮廓于保护层的顶部边缘，因此可改善介面漏电流与隔离的特性。

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下：

附图说明

图1～图3为一系列剖面图，用以说明本发明一较佳实施例的工艺阶段。

图4为一流程图，用以说明本发明一较佳实施例的制作流程。

其中，附图标记说明如下：

10～基材

12～金属层间介电层(IMD)

14～顶部金属层

14a、14b～图案

16～介电衬层