[发明专利]绝缘体上硅深硅槽隔离结构的制备工艺

说明书

技术领域

本发明涉及功率半导体集成电路制造领域，具体地说是一种绝缘体上硅(SOI)材料上深硅槽全介质隔离结构的制备工艺技术。

背景技术

在高低压功率集成电路中，需要克服的难题之一就是高低压部分如何完全隔离。因为高低压电路做在同一个衬底上，器件注入衬底中的载流子会被邻近的大面积功率器件所收集，这样可能会引起功率器件的误开启，这就是限制高低压电路难以集成的一个主要因素。器件隔离的理想方法应当是将每个器件都完全包在一个绝缘材料中。而随着SOI(绝缘体上硅)键合技术的日益成熟，绝缘体上硅深槽隔离机构已被越来越多的应用到功率集成电路设计中。

在实际制造过程中，由于生长侧壁隔离氧化层反应气体自上而下流入硅槽内，并且在氧化温度小于1200度时存在有硅凸凹角氧化层变薄效应，最终造成硅槽底部氧化层比较薄弱，容易过早发生介质击穿。

在相关的工艺技术中，有人提出在深硅槽刻蚀完成后，通过高能离子注入在硅槽侧壁上形成一层N型掺杂区以加速隔离氧化层生长，但是由于高能离子注入工艺存在一个约7°的注入倾斜角度，并且由于是绝缘体上硅深硅槽结构，深硅槽的纵横比一般比较大，离子注入很难注入到槽底部，造成注入不均，同样存在有在深硅槽底部氧化层薄弱点。

另外，有人提出在深槽刻蚀完成后淀积或者选择外延一层掺杂N型杂质的非晶硅，这层非晶硅一部分与绝缘体上硅顶层硅膜深硅槽侧壁再结晶形成一层N+型的区域，另外一部分非晶硅用于形成隔离用的二氧化硅。但是非晶硅在再结晶过程中仍然会产生晶格缺陷，并且硅层和隔离氧化层过渡区不明显，会影响深硅槽的电学隔离特性。

发明内容

本发明的目的提供一种绝缘体上硅深硅槽隔离结构的制备工艺，大大减弱了深硅槽侧壁上隔离氧化层厚度不均造成的漏电薄弱点现象，同时经时介质击穿时间也得到的延长。

本发明采用如下技术方案：

一种绝缘体上硅深硅槽隔离结构的制备工艺，包括：a、在半导体衬底上面设置有埋氧化层，在埋氧化层上设有N型顶层单晶硅，在N型顶层单晶硅上生成表面氧化层，在表面氧化层表面涂覆光刻胶，在光刻胶上刻蚀出深硅槽大小的窗口并裸露出表面氧化层；b、腐蚀裸露出的表面氧化层并露出要刻蚀的N型顶层单晶硅；其特征在于，

c、利用表面氧化层作为刻蚀N型顶层单晶硅的掩蔽层，采用各向异性等离子干法刻蚀工艺，刻蚀出纵横比为7∶1.2至7∶3的深硅槽；紧接着完全腐蚀掉表面氧化层，同时腐蚀埋氧化层，使深硅槽的底部位置的下移深度为埋氧化层的厚度的15％-25％；

d、采用湿氧法在深硅槽的侧壁上生长隔离氧化层；

e、采用无掺杂的多晶硅来进行填充深硅槽。

与现有技术相比，本发明具有如下优点：

本发明中的绝缘体上硅深硅槽隔离结构制备工艺中，通过腐蚀部分SOI埋氧化层而下移隔离氧化层薄弱点的位置，同时增加了薄弱点处的隔离氧化层厚度。

(1)通过腐蚀掉厚度为15％-25％的埋氧化层，即加深了硅槽的深度，使深硅槽底部隔离氧化层薄弱点在原来薄弱点位置处下移15％-25％，如图4中黄色对比线所示；并且深硅槽底部下移增大了底部拐角处硅表面与氧化反应气体接触面积，从而增加了原来薄弱点处的隔离氧化层厚度(见图4中黑色圆圈标注处)，进而增大了深硅槽两侧的有源区之间的介质击穿电压和减小了深槽隔离区和有源区间的横向漏电流，如图5所示。例如，在图4所示剖面结构对比图中最薄处隔离氧化层厚度增加约34％，并且在图5中可以明显得出采用本发明中的工艺制造的深硅槽介质击穿电压提高约50V；

(2)由于腐蚀掉部分埋氧化层工艺和去除表面氧化层工艺是同时进行的，整个过程并没有增加新的工艺步骤和工艺成本。

(3)通过腐蚀部分埋氧化层使得深硅槽底部隔离氧化层厚度增加，隔离氧化层平均厚度增大，深硅槽的经时介质击穿寿命增加，提高了深硅槽隔离的可靠性。如图6所示，采用传统工艺制造的深硅槽在恒定电压应力225v下的经时介质击穿时间为20s，而采用本专利所述的工艺制造的深硅槽在恒定电压应力260v下的经时介质击穿时间可达32s，增大了深硅槽的工作电压范围和使用寿命。

附图说明

图1-1是传统工艺中表面氧化层的生长步骤；

图1-2是传统工艺中采用光刻胶刻蚀出硅槽尺寸大小的窗口；

图1-3是传统工艺中刻蚀顶层硅的步骤；

图1-4是传统工艺中隔离氧化层的生长步骤；

图1-5是传统工艺中多晶硅填充深硅槽步骤。

图2-1是本发明中表面氧化层的生长步骤；

图2-2是本发明中采用光刻胶刻蚀出硅槽大小的窗口；