[发明专利]半导体装置有效
申请号: | 201010150094.2 | 申请日: | 2010-03-15 |
公开(公告)号: | CN101866946A | 公开(公告)日: | 2010-10-20 |
发明(设计)人: | 高桥彻雄;大月高实 | 申请(专利权)人: | 三菱电机株式会社 |
主分类号: | H01L29/06 | 分类号: | H01L29/06;H01L29/41;H01L29/739 |
代理公司: | 中国专利代理(香港)有限公司 72001 | 代理人: | 何欣亭;徐予红 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | |||
搜索关键词: | 半导体 装置 | ||
技术领域
本发明涉及半导体装置,特别是涉及具有保护环(guard ring)的半导体装置。
背景技术
一般在功率用半导体中要求高的主耐压保持能力。在进行这种耐压保持时一般使用保护环结构。这些基本结构及应用结构,例如公开于以下文献等。
文献:B.Jayant Baliga,“Power Semiconduntor Devices”,美国,PWS PUBLISHING COMPANY,pp.98-103.
保护环结构是以包围发射极的方式形成浮动的杂质区域,进行表面电场的缓冲,并保持耐压的结构。
在保护环设置至半导体衬底的端部的情况下,在设有元件形成区域的半导体衬底的中央部附近有可能发生电场的峰。因此,不会将保护环形成至半导体衬底的端部。
又,调整保护环间隔,以使电场的峰在最外周的保护环所附带的保护环电极的正下方成为最大。因此,存在在最外周的保护环所附带的保护环电极的正下方提高耐压受限制的问题。
此外,该保护环结构有保持耐压所需要的面积大的问题。
发明内容
本发明鉴于上述课题构思而成,提供能够谋求耐压稳定化的半导体装置。
本发明的半导体装置包括:半导体衬底,该半导体衬底具有主表面且在主表面具有元件形成区域;保护环,在俯视图中该保护环以包围元件形成区域周围的方式形成在半导体衬底的主表面;保护环电极,形成在半导体衬底的主表面上且与保护环电连接;沟道截断区域,在俯视图中该沟道截断区域形成为在半导体衬底的主表面位于保护环的外周侧;沟道截断电极,形成在半导体衬底的主表面上且与沟道截断区域电连接;以及场电极,以绝缘状态配置在半导体衬底上,场电极包含位于半导体衬底的主表面与保护环电极之间的第一部分和位于半导体衬底的主表面与沟道截断电极之间的第二部分,第一部分在俯视图中具有与保护环电极重叠的部分,第二部分在俯视图中具有与沟道截断电极重叠的部分。
依据本发明,场电极包含位于半导体衬底的主表面与保护环电极之间的第一部分和位于半导体衬底的主表面与沟道截断电极之间的第二部分,第一部分在俯视图中具有与保护环电极重叠的部分,第二部分在俯视图中具有与沟道截断电极重叠的部分。从而,场电极与保护环电极及沟道截断电极电容耦合,能够防止最外周的保护环所附带的保护环电极的正下方发生电场集中。因此,能够谋求耐压的稳定化。
本发明的上述以及其它目的、特征、布局及优点,通过参照附图理解的关于本发明的以下的详细说明,当会更加清晰。
附图说明
图1是概略地表示本发明实施方式1的半导体装置的平面图。
图2是沿着图1的II-II线的概略剖视图。
图3是概略表示本发明实施方式2的半导体装置的平面图。
图4是沿着图3的IV-IV线的概略剖视图。
图5是本发明实施方式3的半导体装置的概略剖视图,是对应于图3的IV-IV线的剖面的概略剖视图。
图6是本发明实施方式4的半导体装置的概略剖视图,是对应于图3的IV-IV线的剖面的概略剖视图。
图7是比较例的半导体装置的概略剖视图,是对应于图3的IV-IV线的剖面的概略剖视图。
图8是表示本发明实施方式1和比较例的表面电场分布(电场及距离)的图。
具体实施方式
以下,基于附图,就本发明的实施方式进行说明。
(实施方式1)
首先,对本发明实施方式1的半导体装置的结构进行说明。
参照图1及图2,本实施方式的半导体装置20主要包括:半导体衬底1、集电极电极5、场氧化膜6、发射极电极7a、保护环电极7b、7c、7d、7e、沟道截断(channel stopper)电极7f、以及场电极9a、9b、10。再者,在图1中为了方便图示而省略了钝化膜8。
主要参照图1,在半导体装置20的俯视图中的中央部配置有IGBT(绝缘栅双极型晶体管:Insulated Gate Bipolar Transistor)等的功率用半导体元件的形成区域14。在俯视图中,以包围元件形成区域14周围的方式形成保护环电极7b、7c、7d、7e。在俯视图中,以包围保护环电极7e周围的方式形成场电极10和沟道截断电极7f。
主要参照图2,半导体衬底1包括:n-衬底1b、p型埋入层2a、保护环2b、2c、2d、2e、沟道截断区域3、和n型缓冲层4。半导体衬底1具有主表面1a。在半导体衬底1的主表面1a形成有p型埋入层2a、保护环2b、2c、2d、2e和沟道截断区域3。
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