[发明专利]提升错误更正能力的方法以及相关的记忆装置及其控制器

权利要求书

1.一种提升错误更正能力的方法，该方法应用于一记忆装置的控制器，该方法不需要增加错误更正码引擎(Error Correction Code Engine，ECCEngine)编/解码位元数就能提升该控制器的错误更正能力，其特征在于，该方法包含有：

针对一数据位元阵列的复数列，分别计算复数个第一奇偶校验码(Parity Code)；

针对该数据位元阵列的复数行所形成的复数组，分别计算复数个第二奇偶校验码，其中该些组中的每一组包含该些行中的两行或更多行，且该些组彼此不重叠；以及

进行对应于该些第一、第二奇偶校验码的编/解码。

2.根据权利要求1所述的方法，其特征在于，其中针对该数据位元阵列的该些列分别计算该些第一奇偶校验码的步骤另包含有：

针对该些列中的每一列，计算一第一奇偶校验码；

其中针对该数据位元阵列的该些行所形成的该些组分别计算该些第二奇偶校验码的步骤另包含有：

针对该些组中的每一组，计算一第二奇偶校验码。

3.根据权利要求1所述的方法，其特征在于，其中该些组各自的行数彼此相等。

4.根据权利要求3所述的方法，其特征在于，其中每一组的数据位元的数量等于每一列的数据位元的数量。

5.根据权利要求4所述的方法，其特征在于，其中每一列的字节(Byte)的数量等于每一组的行的数量；以及该些列的数量等于该些组的数量。

6.根据权利要求5所述的方法，其特征在于，其中每一列具有1024字节的数据，且该些列的数量等于8；每一组具有该些行中的1024行，且该些组的数量等于8；以及每一第一奇偶校验码具有42字节，且每一第二奇偶校验码具有14字节。

7.根据权利要求1所述的方法，其特征在于，其中该数据位元阵列以及该些第一、第二奇偶校验码储存于该记忆装置中的一闪存(Flash Memory)。

8.根据权利要求1所述的方法，其特征在于，其中进行对应于该些第一、第二奇偶校验码的编/解码的步骤更包含：

当利用该些第一奇偶校验码中的一第一奇偶校验码针对相对应的一列进行解码时，若侦测到该列具有无法更正的错误，则利用该些第二奇偶校验码中的至少一第二奇偶校验码进行解码，以更正该无法更正的错误。

9.一种记忆装置，其错误更正能力在不需要增加错误更正码引擎(ErrorCorrection Code Engine，ECC Engine)编/解码位数的状况下就能提升，其特征在于，该记忆装置包含有：

一闪存(Flash Memory)，该闪存包含复数个区块；以及

一控制器，用来存取(Access)该闪存以及管理该复数个区块，其中该控制器的错误更正码引擎通过利用该控制器中的微处理器及/或控制逻辑来实施，以及该错误更正码引擎包含有：

一第一奇偶校验码(Parity Code)计算模块，用来针对一数据位元阵列的复数列，分别计算复数个第一奇偶校验码；以及

复数个第二奇偶校验码计算模块，用来针对该数据位元阵列的复数行所形成的复数组，分别计算复数个第二奇偶校验码，其中该些组中的每一组包含该些行中的两行或更多行，且该些组彼此不重叠；

其中该错误更正码引擎用来进行对应于该些第一、第二奇偶校验码的编/解码。

10.一种记忆装置的控制器，其错误更正能力在不需要增加错误更正码引擎(Error Correction Code Engine，ECC Engine)编/解码位数的状况下就能提升，该控制器用来存取(Access)该记忆装置中的一闪存(FlashMemory)，该闪存包含复数个区块，其特征在于，该控制器包含有：

一只读存储器(Read Only Memory，ROM)，用来储存一程序代码；以及

一微处理器，用来执行该程序代码以控制对该闪存的存取以及管理该复数个区块；

其中该控制器的错误更正码引擎通过利用该控制器中的控制逻辑及/或执行该程序代码的该微处理器来实施，以及该错误更正码引擎包含有：

一第一奇偶校验码(Parity Code)计算模块，用来针对一数据位元阵列的复数列，分别计算复数个第一奇偶校验码；以及

复数个第二奇偶校验码计算模块，用来针对该数据位元阵列的复数行所形成的复数组，分别计算复数个第二奇偶校验码，其中该些组中的每一组包含该些行中的两行或更多行，且该些组彼此不重叠；

其中该错误更正码引擎用来进行对应于该些第一、第二奇偶校验码的编/解码。