[发明专利]提升错误更正能力的方法以及相关的记忆装置及其控制器

说明书

技术领域

本发明涉及闪存(Flash Memory)控制芯片的错误更正技术领域，更具体地说，涉及一种不需要增加错误更正码引擎(Error Correction Code Engine，ECC Engine)编/解码位数就能提升一记忆装置的控制器的错误更正能力的方法以及相关的记忆装置及其控制器。 

背景技术

近年来由于闪存的技术不断地发展，各种可携式记忆装置(例如：符合SD/MMC、CF、MS、XD标准的记忆卡)被广泛地实施于诸多应用中。因此，这些可携式记忆装置中的闪存的存取控制遂成为相当热门的议题。 

以常用的NAND型闪存而言，其主要可区分为单阶细胞(Single LevelCell，SLC)与多阶细胞(Multiple Level Cell，MLC)两大类的闪存。单阶细胞闪存中的每个被当作记忆单元的晶体管只有两种电荷值，分别用来表示逻辑值0与逻辑值1。另外，多阶细胞闪存中的每个被当作记忆单元的晶体管的储存能力则被充分利用，采用较高的电压来驱动，以透过不同级别的电压在一个晶体管中记录两组位信息(例如：00、01、11、10)；理论上，多阶细胞闪存的记录密度可以达到单阶细胞闪存的记录密度的两倍以上，这对于曾经在发展过程中遇到瓶颈的NAND型闪存的相关产业而言，是非常好的消息。 

相较于单阶细胞闪存，由于多阶细胞闪存的价格较便宜，并且在有限的空间里可提供较大的容量，故多阶细胞闪存很快地成为市面上的可携式记忆装置竞相采用的主流。然而，多阶细胞闪存的不稳定性所导致的问题也一一浮现。针对这诸多问题，虽然相关技术中提供了一些解决方式，却总是无法兼顾运作效能与系统资源使用控管。于是，不论采取哪个解决方式，往往会 有对应的副作用。 

尤其是，依据相关技术所实现的错误更正通常并未用完闪存的所有的储存空间，其中剩余的储存空间不能用来储存数据，实在相当浪费。请注意，相关技术中未能用完闪存的所有的储存空间的典型原因是，一旦增加错误更正码引擎(Error Correction Code Engine，ECC Engine)编/解码位数，错误更正码引擎的成本会大幅地增加；例如，针对1K数据将编/解码位数由24位提升至36位，会造成错误更正码引擎的芯片面积大增，约增加为1.5倍。因此，需要一种新颖的方法来加强控管闪存的数据存取，以兼顾运作效能与系统资源使用控管。 

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种提升错误更正能力的方法以及相关的记忆装置及其控制器，以解决上述问题，同时，可妥善利用上述剩余的储存空间。 

本发明解决其技术问题所采用的技术方案之一是：构造一种提升错误更正能力的方法，该方法应用于一记忆装置的控制器，该方法不需要增加错误更正码引擎(Error Correction Code Engine，ECC Engine)编/解码位数就能提升该控制器的错误更正能力，该方法包含有：针对一数据位元阵列的复数列，分别计算复数个第一奇偶校验码(Parity Code)；针对该数据位元阵列的复数行所形成的复数组，分别计算复数个第二奇偶校验码，其中该些组中的每一组包含该些行中的两行或更多行，且该些组彼此不重叠；以及进行对应于该些第一、第二奇偶校验码的编/解码。 

本发明所述的方法，其中针对该数据位元阵列的该些列分别计算该些第一奇偶校验码的步骤另包含有： 

针对该些列中的每一列，计算一第一奇偶校验码； 

其中针对该数据位元阵列的该些行所形成的该些组分别计算该些第二奇偶校验码的步骤另包含有： 

针对该些组中的每一组，计算一第二奇偶校验码。 

本发明所述的方法，其中该些组各自的行数彼此相等。 

本发明所述的方法，其中每一组的数据位元的数量等于每一列的数据位元的数量。

本发明所述的方法，其中每一列的字节(Byte)的数量等于每一组的行的数量；以及该些列的数量等于该些组的数量。 

本发明所述的方法，其中每一列具有1024字节的数据，且该些列的数量等于8；每一组具有该些行中的1024行，且该些组的数量等于8；以及每一第一奇偶校验码具有42字节，且每一第二奇偶校验码具有14字节。 

本发明所述的方法，其中该数据位元阵列以及该些第一、第二奇偶校验码储存于该记忆装置中的一闪存(Flash Memory)。 

本发明所述的方法，其中进行对应于该些第一、第二奇偶校验码的编/解码的步骤更包含：