[发明专利]增强芯片封装时抗压能力的方法及其芯片

说明书

技术领域

本发明涉及半导体制造技术，尤其涉及一种增强芯片封装时抗压能力的方法及其芯片。

背景技术

以下简单介绍65nm以下半导体器件的制造工艺：

如图1A所示，在衬基101上形成有源区及间隔有源区的隔离槽102，所述有源区包括形成于所述衬基101表面上的栅极以及形成于所述衬基101表面下方、所述栅极两侧的源区和漏区，所述隔离槽102位于所述衬基101表面下方，所述栅极的两侧形成有侧墙106；

在图1A中，栅极103a、源区104a和漏区105a形成P型场效应晶体管，栅极103b、源区104b和漏区105b形成N型场效应晶体管；

如图1B所示，在所述衬基101、隔离槽102、栅极及侧墙106的表面上淀积第一金属层间绝缘层107，抛光该第一金属层间绝缘层107使所述第一金属层间绝缘层107的表面平坦；

如图1C所示，通过光刻、刻蚀，在所述第一金属层间绝缘层107内刻蚀出通孔108(vias)，所述通孔108用于形成连接有源区与金属互连线的金属塞；

如图1D所示，淀积金属填充所述通孔108，该金属覆盖所述第一金属层间绝缘层107的表面，接着抛光所述金属，直至露出所述第一金属层间绝缘层107，在所述第一金属层间绝缘层107内形成金属塞109；

所述金属为铜；

如图1E所示，在所述第一金属层间绝缘层107和金属铜塞109的表面上淀积第一绝缘介质层110，抛光该第一绝缘介质层110使所述第一绝缘介质层110的表面平坦；

如图1F所示，通过光刻、刻蚀，在所述第一绝缘介质层110内刻蚀出通孔111，所述通孔111用于形成金属互连线，所述金属互连线用于连接所述衬基101上的元件；

如图1G所示，淀积金属铜填充所述通孔111，抛光所述金属铜，直至露出所述第一绝缘介质层110，在所述第一绝缘介质层110内形成第一金属互连线112；

如图1H所示，淀积第二金属层间绝缘层113，抛光该第二金属层间绝缘层113使所述第二金属层间绝缘层113的表面平坦；

如图1I所示，通过光刻、刻蚀，在所述第二金属层间绝缘层113内刻蚀出通孔114，所述通孔114用于连接所述第一金属互连线112与下一金属互连线；

如图1J所示，淀积金属铜填充所述通孔114，抛光所述金属铜，直至露出所述第二金属层间绝缘层113，在所述第二金属层间绝缘层113内形成金属铜塞115；

如图1K所示，采用相同方法制作第二绝缘介质层及其内的第二金属互连线、第三金属层间绝缘层及其内的金属铜塞、第三绝缘介质层及其内的第三金属互连线、第四金属层间绝缘层及其内的金属铜塞、第四绝缘介质层及其内的第四金属互连线116，再淀积一钝化层117，该钝化层覆盖整个表面。

为减小介电系数(dielectric coefficient)，在65nm以下的半导体器件的制造工艺中，通过淀积无定形材料(amorphous materials)形成每一层金属层间绝缘层(intermetal dielectric，IMD)和绝缘介质层。由无定形材料淀积形成的金属层间绝缘层IMD和绝缘介质层其内存在空洞，因此，这样的金属层间绝缘层IMD和绝缘介质层非常脆弱，抗压能力差，在后续芯片封装(chippackage)键合引线时，脆弱的金属层间绝缘层IMD和绝缘介质层容易在压力作用下坍塌，从而使芯片报废。

发明内容

本发明的目的在于提供一种增强芯片封装时抗压能力的方法及其芯片，可提高芯片抗压力能力，从而提高芯片制造的可靠性(reliability)。

为了达到上述的目的，本发明提供一种增强芯片封装时抗压能力的方法，在每一金属层间绝缘层掩模版的冗余区及每一金属互连线掩模版的冗余区内增设用于形成通孔的图案，第n金属互连线掩模版的冗余区内增设的图案与第n金属层间绝缘层掩模版的冗余区内增设的图案相对应，第n+1金属层间绝缘层掩模版的冗余区内增设的图案与第n金属互连线掩模版的冗余区内增设的图案相对应，其中，n＝1，2，3，……，N。

上述增强芯片封装时抗压能力的方法，其中，该芯片包括一衬基、多个依次交替叠置的金属层间绝缘层和绝缘介质层及一钝化层，使用所述第n金属层间绝缘层掩模版在芯片第n金属层间绝缘层的冗余区内刻蚀出通孔，使用所述第n金属互连线掩模版在芯片第n绝缘介质层的冗余区内刻蚀出通孔。