[发明专利]支持连续/离散地址多数据并行访问的可配置存储器结构

权利要求书

1.一种支持连续/离散地址多数据并行访问的可配置存储器结构，其特征在于，该结构包括存储阵列、处理数据输入输出的控制电路、处理读写信号的控制电路、配置传输方式的控制寄存器和地址选通电路，其中：

存储阵列，用于储存数据，由存储单元按行和列排列构成，每个存储单元对应一个唯一的行列地址；

处理数据输入输出的控制电路，用于处理数据的读出和写入行为；

处理读写信号的控制电路，用于产生读写行为需要的控制信号；

配置传输方式的控制寄存器，用于设置访问存储器的方式，该方式是连续地址多数据访问或离散地址多数据访问；

地址选通电路，用于决定每个存储阵列使用哪组地址总线作为自己的地址线。

2.根据权利要求1所述的支持连续/离散地址多数据并行访问的可配置存储器结构，其特征在于，所述每个存储阵列有一组地址总线，该组地址总线决定需要对存储阵列中那些存储单元进行选通。

3.根据权利要求1所述的支持连续/离散地址多数据并行访问的可配置存储器结构，其特征在于，所述处理数据输入输出的控制电路结合所述处理读写信号的控制电路的输出信号来工作，其内部结构包括输入寄存器、写驱动器、读出放大器、输出寄存器和输出缓冲器。

4.根据权利要求1所述的支持连续/离散地址多数据并行访问的可配置存储器结构，其特征在于，

在将输入端口中数据写入存储单元时，所述处理读写信号的控制电路产生写有效信号，打开输入寄存器写入到存储阵列数据通路，此时数据端口中的数据能够通过输入寄存器，再经过写驱动器将数据存入存储阵列；

在将存储单元中数据读出到输出端口，所述处理读写信号的控制电路产生读有效信号，打开存储阵列数据读出到输出端口的数据通路，此时存储阵列中的数据能够写入到输出寄存器，再经过输出缓冲器传送到数据端口。

5.根据权利要求1所述的支持连续/离散地址多数据并行访问的可配置存储器结构，其特征在于，所述配置传输方式的控制寄存器包括配置寄存器和掩码寄存器，其中：

配置寄存器用来表示需要访问的多个数据的离散程度，即将多个数据设置成离散的几组，每组数据需要提供一组地址总线，组内数据的地址是连续的；

掩码寄存器用于标示访问的多个数据的有效性，它的位数和存储器端口上的数据总线组数相同，每位对应于一组数据总线；当对存储器进行数据访问时，如果与端口上某组数据总线有数据交互，相应位需要置1。

6.根据权利要求5所述的支持连续/离散地址多数据并行访问的可配置存储器结构，其特征在于，所述配置寄存器还用来对存储器进行逻辑上的分组，将存储器分成2^k组，k为1、2、......、log₂n，n为自然数，组内只能进行连续地址数据的访问。

7.根据权利要求6所述的支持连续/离散地址多数据并行访问的可配置存储器结构，其特征在于，所述配置寄存器有效位数是log₂n。

8.根据权利要求5所述的支持连续/离散地址多数据并行访问的可配置存储器结构，其特征在于，所述掩码寄存器中的一位和一个存储器块对应，其中，1表示需要从该存储器块中读取数据或者需要向该存储器块中写入数据，根据读信号线和写信号线来确定行为；0表示不需要对该存储器块进行数据访问。

9.根据权利要求1所述的支持连续/离散地址多数据并行访问的可配置存储器结构，其特征在于，所述地址选通电路的选通方式是由配置传输方式的控制寄存器来确定，当对n个地址离散的数据进行访问时，每个存储阵列使用不同的地址总线来选通数据，n为自然数；当n个地址连续的数据进行访问时，所有存储阵列使用同一个地址总线来选通数据。