[发明专利]半导体元件杂质浓度分布控制方法与相关半导体元件

说明书

技术领域

本发明涉及一种半导体元件杂质浓度分布控制方法，特别是指一种在同一杂质掺杂制程步骤中，使不同区域具有不同杂质浓度的方法。本发明也有关于一种利用前述方法所制作的半导体元件。

背景技术

半导体元件杂质掺杂制程用以改变半导体材料电性，以符合元件操作的需求。一般以光阻或自我对准(self-align)方式，来定义掺杂范围，以离子植入技术来执行杂质的掺杂。由于在同一道杂质掺杂步骤中，植入的离子剂量、加速电压等是相同的，因此在现有技术中，若需要对不同区域作不同浓度的掺杂，只能另以光罩定义不同掺杂范围，以另外一道掺杂步骤来完成。

图1显示现有技术横向扩散金属氧化物半导体元件(LDMOS元件)剖面图，图1所示的LDMOS元件为以下半导体制程步骤所形成的结果：一基板11中以离子植入技术将N型杂质植入，形成一N型埋层12；再于基板11上形成一磊晶层；接下来，在该磊晶层中，定义P型井区13的图案，并以离子植入技术将P型杂质掺杂于该P型井区13；在该磊晶层中，定义N型井区14的图案，并以离子植入技术将N型杂质掺杂于该N型井区14；接下来在P型井区13之一中定义本体区16的图案，并以离子植入技术将杂质掺杂于该本体区16；再接下来定义并形成浅沟槽隔离区(shallow trench isolation，STI)15；接着，分别定义P型浓掺杂区17及N型浓掺杂区18，并以离子植入技术分别将对应的P型杂质掺杂于该P型浓掺杂区17及将N型杂质掺杂于N型浓掺杂区18；再接下来形成栅极结构19。由于上述现有技术使用单一光罩与单一离子植入技术形成N型埋层12，因此，N型埋层12不论是与P型井区13接触的区域或是与N型井区14接触的区域，其N型杂质的浓度都是一样的。而与该N型埋层12接触的P型井区13中包含本体区16，在LDMOS元件正常操作模式，该本体区16会耦接至一相对高电压，这使P型井区13与N型埋层12间相较其它区域容易发生崩溃。

随着元件尺寸的缩小与元件所需承受的操作电压的增加，上述的现有技术必须具有较高的崩溃防护电压来防止崩溃。依据现有技术，要有较高的崩溃防护电压，可于形成该N型埋层12时，降低离子植入的剂量，但如此一来，该N型埋层12与N型井区14的接触阻值也随之升高，影响该N型埋层12隔绝元件与基板的效果，同样限制了元件的应用范围。

另外，当半导体元件需要以离子植入技术进行较低浓度的杂质掺杂时，由于离子植入机台硬件的限制，无法产生适合的够低剂量离子束，因此往往无法符合半导体元件需要较低浓度杂质掺杂的需求。

有鉴于此，本发明即针对上述现有技术的不足，提出一种半导体元件杂质浓度分布控制方法以及利用前述方法所制作的半导体元件。

发明内容

本发明目的之一在于克服现有技术的不足与缺陷提供一种半导体元件杂质浓度分布控制方法。

本发明的另一目的在于，提供一种半导体元件。

为达上述目的，就其中一个观点言，本发明提供了一种半导体元件杂质浓度分布控制方法，包含以下步骤：提供一基板；于该基板上，定义一掺杂范围，该掺杂范围具有至少一第一区域；以一屏蔽图案部分遮蔽该第一区域；以及将杂质掺杂于该掺杂范围内，使得该第一区域内的杂质连成一体，且具有相较于无任何屏蔽图案而直接掺杂时较低的杂质掺杂浓度。

上述半导体元件杂质浓度分布控制方法中，可更包含一加热扩散步骤，以确使该第一区域内的杂质连成一体。

在其中一种实施例中，该掺杂范围更具有一第二区域，其中，相较于第一区域，第二区域内包含密度较低的屏蔽图案或不包含屏蔽图案(亦即图案密度为零)，以使该第二区域的杂质浓度较第一区域高。

上述半导体元件杂质浓度分布控制方法中，该屏蔽图案可为光阻或硬屏蔽，而该掺杂范围可为一埋层或深井区。

就再另一个观点言，本发明提供了一种半导体元件，包含：一基板；位于该基板内的一掺杂区，此掺杂区内包含第一与第二区域，两区域具有不同的掺杂浓度；于该基板内与该第一区域接触的第一井区，此第一井区与该掺杂区具有相同传导型态；以及于该基板内与该第二区域接触的第二井区，此第二井区与该掺杂区具有相反传导型态；其中，该掺杂区以单一杂质掺杂步骤，通过在第一与第二区域上形成不同密度的屏蔽图案而形成。

上述半导体元件例如但不限于可为一横向扩散金属氧化物半导体元件或一静电防护元件。

下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1标出现有技术的LDMOS元件元件的剖视图；