[发明专利]用于可编程逻辑的高度可配置PLL体系结构

说明书

本申请是阿尔特拉公司于2005年3月9日提交的、申请号为200510062741.3、发明名称为“用于可编程逻辑的高度可配置PLL体系结构”的发明专利申请的分案申请。

技术领域

本发明涉及可编程逻辑集成电路设备，更特别地涉及用于可编程逻辑设备的可配置锁相环(PLL)电路。

背景技术

可编程逻辑集成电路设备是众所周知的，通常包括大量的可编程逻辑块、存储器块和可编程互连资源。逻辑块是用户可编程的，以执行用户期望的各种逻辑功能。存储器块可由用户用于存储及随后输出数据。互连资源是用户可编程的，以便在可编程逻辑设备的输入与逻辑和存储器块的输入之间、逻辑和存储器块的输出与设备的输出之间及逻辑和存储器块的输出与输入之间进行任何广泛的连接。尽管每个逻辑块一般只能执行相对小的逻辑任务，但这种互连使可编程逻辑设备能够执行极其复杂的逻辑功能。

在可编程逻辑设备上提供PLL电路也是众所周知的。PLL电路产生被连续调整的输出信号，以便维持与输入参考信号恒定的频率和相位关系(因此，PLL电路“锁定”在那个频率与相位关系)。PLL电路可以用来抵消可编程逻辑设备上的时钟信号传播延迟，从一个时钟信号频率(例如，输入时钟信号频率)转换成另一不同的时钟信号频率(例如，要由设备输出的)，而且更通常地是提供一个或多个外部时钟信号、内部全局时钟信号或内部本地/区域性时钟信号。

但是，已知PLL电路的可配置性一般是有限的。例如，由已知PLL电路产生的输出信号的频率范围可能对于许多使用可编程逻辑设备的应用都太窄。此外，PLL输出的个数与可配置性可能太有限。例如，已知PLL电路可能没有足够的可用于连接到芯片外计时应用的I/O引脚的输出。而且，已知PLL电路可能没有足够的可用于连接到芯片内全局或本地计时网络的输出。因此，可编程逻辑设备上已知PLL电路的可配置性可能会限制能在该设备上实现的设计数量，从而限制其中否则可使用可编程逻辑设备的应用数量。

鉴于以上所述，期望能够提供高度可配置的PLL电路，以便增加其中可使用可编程逻辑设备的设计和应用的数量。

发明内容

根据本发明，可编程逻辑设备装备了高度可配置的锁相环(PLL)电路。本发明的PLL电路输出多个信号，其中每个信号都可编程连接到以下任何一个或全部：一个或多个用作外部(例如，芯片外)时钟的I/O引脚、一个或多个内部(例如，芯片内)全局时钟网络、一个或多个内部本地/区域性时钟网络及其组合。PLL电路相对于输入参考信号执行移相，从而如果期望则每个输出信号都可以具有不同的相位。此外，每个输出信号的频率也可以单独编程。在本发明的其它实施方式中，PLL输出可以可选择的级数可编程地级联，从而提供数量级宽度量级的输出信号频率范围。本发明的其它实施方式中，PLL电路可以接收多个输入信号(例如，从芯片外和/或芯片内源)，从中可编程选出参考信号。

提供这种时钟信号输出的方法也根据本发明提供。

有利地，本发明的PLL电路和方法可用于实现很广范围的设计，包括例如频率合成器及零延迟缓冲器。这显著增加了其中可使用可编程逻辑设备的设计和应用的数量。

附图说明

通过考虑以下具体描述并联系附图，本发明的以上及其它优点将变得显而易见，其中贯穿全文相同的标号都指相同的部分，其中：

图1是根据本发明的可编程逻辑集成电路设备代表性部分的说明性实施方式的简化方框图；

图2是根据本发明的PLL电路第一实施方式的简化方框图；

图2a是根据本发明的动态可配置复用器实施方式的简化方框图；

图3是图2PLL电路一典型部分的更具体但仍是简化的方框图；

图4是根据本发明的PLL电路另一实施方式的简化方框图；

图5、5a和5b是说明根据本发明采用以发送和接收模式配置的PLL的可编程逻辑集成电路设备的简化方框图；

图6是根据本发明用于PLL电路的同步电路的简化方框图；

图6a是来自图6的信号的时序图；

图6b是根据本发明图6的同步电路可替换部分的简化方框图；

图7是根据本发明时钟复用模式的简化方框图；

图8是根据本发明外部时钟复用模式的简化方框图；

图9是根据本发明PLL电路级联部分的简化方框图；

图10是根据本发明可配置时钟缓冲器电路的简化方框图；

图11是根据本发明的PLL使能电路的简化方框图；及

图12是采用本发明的说明性系统的简化方框图。

具体实施方式