[发明专利]预充电逻辑数字时钟占空比校准电路

权利要求书

1.一种预充电逻辑数字时钟占空比校准电路，其特征在于该电路包括输入缓冲级BUF(10)、周期延迟线HCDL(20)、匹配延迟线MDL(30)、RS触发器(40)和电源控制模块PM(50)，其中输入缓冲级BUF(10)的左信号输入端接待校准的原始输入时钟信号(CKI)；输入缓冲级BUF(10)的第一、第二信号输出端的输出信号分别为差分形式的时钟信号(CK+与CK-)、第三信号输出端的输出信号为缓冲后的时钟信号(CKB)；差分形式的时钟信号(CK+与CK-)和缓冲后的时钟信号(CKB)同时连接至半周期延迟线HCDL(20)和匹配延迟线MDL(30)的对应输入端；半周期延迟线HCDL(20)的输出信号即差分形式的半周期延迟时钟信号(CKD+与CKD-)以及匹配延迟线(30)的输出信号即差分形式的匹配延时时钟信号(CKM+与CKM-)分别接RS触发器(40)的差分形式的复位输入端(R+与R-)和差分形式的置位输入端(S+与S-)；RS触发器(40)的差分输出端(Q+与Q-)处信号即为校准后的具有50％占空比校准时钟信号，RS触发器(40)的同相输出端Q+信号即为校准时钟信号CKO；电源控制模块PM(50)与半周期延迟线HCDL(20)相连。

2.根据权利要求1所述的预充电逻辑数字时钟占空比校准电路，其特征在于所述的输入缓冲级BUF(10)由单稳态脉冲产生电路PG(101)依次串接单端转差分电路STD(102)、基本延迟单元SFDLY(202)和多级反相缓冲器INV(103)组成。

3.根据权利要求1所述的预充电逻辑数字时钟占空比校准电路，其特征在于所述的半周期延迟线HCDL(20)由n级半周期延迟线单元HCDLU(201)依次串联而成：

第一级半周期延迟线单元HCDLU(201)的第一信号输入端即DLI+接输入缓冲级BUF(10)的第一信号输出端输出的时钟信号(CK+)，第一级半周期延迟线单元HCDLU(201)的第二信号输入端即DLI-接输入缓冲级BUF(10)的第二信号输出端的输出时钟信号(CK-)，第一级半周期延迟线单元HCDLU(201)的第三信号输入端即延迟线使能输入端ENI接低电平，第一级半周期延迟线单元HCDLU(201)的第四信号输入端即QPI+接第二半周期延迟线单元HCDLU(201)的第一信号输出端QPO+；第一级半周期延迟线单元HCDLU(201)的第五信号输入端即QPI-接第二半周期延迟线单元HCDLU(201)的第二信号输出端QPO-；第一级半周期延迟线单元HCDLU(201)的第六信号输入端即HDLI+接第二半周期延迟线单元HCDLU(201)的第三信号输出端HDLO+；第一级半周期延迟线单元HCDLU(201)的第七信号输入端即HDLI-接第二半周期延迟线单元HCDLU(201)的第四信号输出端HDLO-，第一级半周期延迟线单元HCDLU(201)的第一信号输出端QPO+和第二信号输出端QPO-悬空，第一级半周期延迟线单元HCDLU(201)的第三信号输出端HDLO+即半周期延迟线HCDL(20)输出端的输出信号(CKD+)，第一级半周期延迟线单元HCDLU(201)的第四信号输出端HDLO-即半周期延迟线HCDL(20)输出端的输出信号(CKD-)；

从第二级半周期延迟线单元HCDLU(201)开始至倒数第二级半周期延迟线单元HCDLU(201)中，后级半周期延迟线单元HCDLU(201)的第一信号输入端即DLI+接前级半周期延迟线单元HCDLU(201)的第五信号输出端DLO+，后级半周期延迟线单元HCDLU(201)的第二信号输入端即DLI-接前级半周期延迟线单元HCDLU(201)的第六信号输出端DLO-，后级半周期延迟线单元HCDLU(201)的第一信号输出端即QPO+接前级半周期延迟线单元HCDLU(201)的第四信号输入端QPI+，后级半周期延迟线单元HCDLU(201)的第二信号输出端即QPO-接前级半周期延迟线单元HCDLU(201)的第五信号输入端QPI-，后级半周期延迟线单元HCDLU(201)的第三信号输出端HDLO+接前级半周期延迟线单元HCDLU(201)的第六信号输入端即HDLI+；后级半周期延迟线单元HCDLU(201)的第四信号输出端HDLO-接前级半周期延迟线单元HCDLU(201)的第七信号输入端即HDLI-；后级半周期延迟线单元HCDLU(201)的第三信号输入端ENI接前级半周期延迟线单元HCDLU(201)的第七信号输出端即ENO；

第n级半周期延迟线单元HCDLU(201)的第一信号输入端DLI+、第二信号输入端DLI-、第一信号输出端QPO+、第二信号输出端QPO-、第三信号输出端HDLO+、第四信号输出端HDLO-、第三信号输入端ENI端接法同中间级，第五信号输出端DLO+、第六信号输出端DLO-、第七信号输出端ENO端悬空，第四信号输入端QPI+、第七信号输入端HDLI-接高电平，第五信号输入端QPI-、第六信号输入端HDLI+接低电平；

所有半周期延迟线单元HCDLU(201)的第八信号输入端即时钟信号输入端(CK)接半周期延迟线HCDL(20)输入端的输入时钟信号(CKB)；所有半周期延迟线单元HCDLU(201)的第九信号输入端即全局使能端输入端(EN)接电源控制模块PM(50)，其中n为大于5的自然数。