[发明专利]预充电逻辑数字时钟占空比校准电路

说明书

技术领域

本发明主要应用于高速数据通信系统及数字信号处理系统中(例如高速数据存储器、流水线型处理器等)对系统时钟的占空比进行校正，属于占空比校准电路设计的技术领域。

背景技术

伴随着集成电路工艺的进步，现代数字系统的工作主频不断提高，并已开始广泛采用诸如双数据速率(DDR)、流水线等技术来获取更大的数据吞吐率。因此，数字系统对工作时钟的信号质量也提出了更高的要求。一个优质的时钟信号应当具有快速建立、低抖动、低偏斜的特性，并具有50％的占空比以确保满足数据信号在传输过程中建立与保持的相关时序限制要求，保证系统的工作稳定。

相对于模拟系统而言，在多数数字系统的实际应用场合中，在保证时钟信号的采样边沿对准有效数据窗口的前提下，数字系统对时钟边沿的抖动没有非常苛刻的要求，而是希望时钟信号能够快速建立，具有接近50％的占空比，并与原始输入时钟信号具有可预知的固定延时。

目前的占空比校准方式大体可以分为模拟方式和数字方式。模拟方式一般而言可以获得更高的占空比校正精度、工作在更高的频率、并获得更小的边沿抖动，但是模拟方式也存在着建立时间长，系统稳定性设计困难，以及受工艺-电压-温度(P.V.T.)变化影响明显的缺点。相比之下，纯数字方式的占空比校准方案虽然校准精度存在离散性，但是可以做到快速建立、绝对稳定，以及抗PVT偏差的优良特性。同时考虑到一般数字系统工作频率的范围(例如300MHz～1.5GHz)、对时钟的小幅边沿抖动不敏感，以及从便于与数字系统本身集成的角度出发，在数字系统中，更适合采用数字方式来实现时钟占空比的校准工作。

发明内容

技术问题：本发明旨在给出一种能够解决上述背景中提到的技术问题的数字时钟占空比校准电路，解决在数字系统中时钟的占空比校准问题。该电路使用纯数字-开环方式完成对输入时钟的占空比检测及占空比校准操作。

技术方案：本发明的目的在于，针对现有的数字方式占空比校准电路存在的不足，提出一种在指定工艺下能在更宽的频率、占空比范围内进行占空比校准的电路结构。除此之外，所提出的方案对工艺失配等现象也具有较好的抑制力。

本发明预充电逻辑数字时钟占空比校准电路，包括输入缓冲级BUF、周期延迟线HCDL、匹配延迟线MDL、RS触发器和电源控制模块PM，其中输入缓冲级BUF的左信号输入端接待校准的原始输入时钟信号；输入缓冲级BUF的第一、第二信号输出端的输出信号分别为差分形式的时钟信号、第三信号输出端的输出信号为缓冲后的时钟信号；差分形式的时钟信号和缓冲后的时钟信号同时连接至半周期延迟线HCDL和匹配延迟线MDL的对应输入端；半周期延迟线HCDL的输出信号即差分形式的半周期延迟时钟信号以及匹配延迟线的输出信号即差分形式的匹配延时时钟信号分别接RS触发器的差分形式的复位输入端和差分形式的置位输入端；RS触发器的差分输出端处信号即为校准后的具有50％占空比校准时钟信号，RS触发器的同相输出端Q+信号即为校准时钟信号CKO；电源控制模块PM与半周期延迟线HCDL相连。

优选地，所述的输入缓冲级BUF由单稳态脉冲产生电路PG依次串接单端转差分电路STD、基本延迟单元SFDLY和多级反相缓冲器INV组成。

优选地，所述的半周期延迟线HCDL由n级半周期延迟线单元HCDLU依次串联而成：

第一级半周期延迟线单元HCDLU的第一信号输入端即DLI+接输入缓冲级BUF的第一信号输出端输出的时钟信号，第一级半周期延迟线单元HCDLU的第二信号输入端即DLI-接输入缓冲级BUF的第二信号输出端的输出时钟信号，第一级半周期延迟线单元HCDLU的第三信号输入端即延迟线使能输入端ENI接低电平，第一级半周期延迟线单元HCDLU的第四信号输入端即QPI+接第二半周期延迟线单元HCDLU的第一信号输出端QPO+；第一级半周期延迟线单元HCDLU的第五信号输入端即QPI-接第二半周期延迟线单元HCDLU(201)的第二信号输出端QPO-；第一级半周期延迟线单元HCDLU的第六信号输入端即HDLI+接第二半周期延迟线单元HCDLU的第三信号输出端HDLO+；第一级半周期延迟线单元HCDLU的第七信号输入端即HDLI-接第二半周期延迟线单元HCDLU的第四信号输出端HDLO-，第一级半周期延迟线单元HCDLU的第一信号输出端QPO+和第二信号输出端QPO-悬空，第一级半周期延迟线单元HCDLU的第三信号输出端HDLO+即半周期延迟线HCDL输出端的输出信号，第一级半周期延迟线单元HCDLU的第四信号输出端HDLO-即半周期延迟线HCDL输出端的输出信号；