[发明专利]半导体器件及其制造方法无效
申请号: | 201010171435.4 | 申请日: | 2010-04-28 |
公开(公告)号: | CN101877353A | 公开(公告)日: | 2010-11-03 |
发明(设计)人: | 舛冈富士雄;新井绅太郎 | 申请(专利权)人: | 日本优尼山帝斯电子株式会社 |
主分类号: | H01L27/092 | 分类号: | H01L27/092;H01L29/78;H01L23/528;H01L21/8238;H01L21/336 |
代理公司: | 隆天国际知识产权代理有限公司 72003 | 代理人: | 郑小军;冯志云 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | |||
搜索关键词: | 半导体器件 及其 制造 方法 | ||
1.一种半导体器件,具备MOS晶体管,其特征在于,具备:
柱状半导体层;
第一漏极或源极区域,形成于所述柱状半导体层的底部;
栅极电极,隔着第一绝缘膜形成以包围该柱状半导体层的侧壁;
外延半导体层,形成于所述柱状半导体层上面上部;及
第二源极或漏极区域,至少形成于所述外延半导体层;
所述第二源极或漏极区域的上面的面积,较所述柱状半导体层的上面的面积为大。
2.根据权利要求1所述的半导体器件,其特征在于,在所述第二漏极或源极区域的上面形成有硅化物层。
3.根据权利要求2所述的半导体器件,其特征在于,所述硅化物层、与所述第二漏极或源极区域的接触面积较所述柱状半导体层的上面的面积为大。
4.根据权利要求1所述的半导体器件,其特征在于,所述MOS晶体管由至少两个柱状半导体层所构成,而在该至少两个柱状半导体层上部所形成的所述外延半导体层彼此相互连接,而成为共通的源极或漏极区域。
5.根据权利要求2所述的半导体器件,其特征在于,形成于所述硅化物层上的接触窗的面积较所述硅化物层的上面的面积为小。
6.根据权利要求4所述的半导体器件,其特征在于,在形成于所述至少两个柱状半导体层上部的所述外延半导体层上所形成的接触窗的数量,较所述柱状半导体层的数量为少。
7.根据权利要求4所述的半导体器件,其特征在于,至少一个接触窗形成于彼此连接的所述外延半导体层上,而该至少一个接触窗包含配置在彼此连接的所述外延半导体层上的对应所述至少两个柱状半导体层之中的一个柱状半导体层及与其邻接的柱状半导体层之间的位置的接触窗。
8.根据权利要求4所述的半导体器件,其特征在于,在所述彼此连接的所述外延半导体层上所形成的接触窗之中的至少一个接触窗的与所述基板的主面平行的剖面面积大小,较其他接触窗为大。
9.一种半导体器件的制造方法,该半导体器件具备MOS晶体管,该制造方法的特征在于,具备:
准备在上方形成有多个柱状半导体层的衬底的步骤;
在所述柱状半导体层的底部形成第一漏极或源极区域的步骤;
之后在表面形成第一绝缘膜的步骤;
在所述第一绝缘膜上形成导电膜的步骤;
至少将所述导电膜进行回蚀,而将所述柱状半导体层侧面的所述导电膜形成为栅极长度的高度的步骤;
通过蚀刻将所述导电膜及所述第一绝缘膜选择性地去除,而形成在所述柱状半导体层周围所形成的栅极电极及从该栅极电极所延伸的栅极配线的步骤;
在多个所述柱状半导体层的至少一个上面上部,形成其上面面积较所述柱状半导体层的上面的面积为大的外延层的步骤;及
在所述外延层与所述柱状半导体层,形成与形成于所述衬底上的第一漏极或源极区域相同导电型的第二源极或漏极区域的步骤。
10.根据权利要求9所述的半导体器件的制造方法,其特征在于,通过调整外延成长的成膜条件,仅对于以既定间隔以下邻接的构成MOS晶体管的多个所述柱状半导体层,在构成MOS晶体管的多个所述柱状半导体层的上面上部所形成的所述外延层的至少两个,自行对准地彼此连接,而形成为共通的源极或漏极区域。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
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H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
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H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的