[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，尤其涉及具有柱状半导体层，且以该柱状半导体层侧壁作为沟道区域，形成为栅极电极包围沟道区域的纵型MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管的SGT(Surrounding Gate Transistor，环绕式栅极晶体管)的构造及其制造方法。

背景技术

为了实现半导体器件的高集成化及高性能化，提出一种在半导体衬底表面形成柱状半导体层，且于该柱状半导体层侧壁具有形成为包围柱状半导体层的栅极的纵型栅极晶体管的SGT(参照例如专利文献1：日本特开平2-188966)。在SGT中，由于漏极、栅极、源极呈垂直方向配置，因此相较于公知的平面型晶体管(Planar Transistor)，可将占有面积大幅缩小。

图46为显示专利文献1的SGT的(a)鸟瞰图及(b)剖面构造。参照二图简单说明SGT。在硅衬底上形成有柱状硅层1601，且形成有栅极绝缘膜1602以包围柱状硅层1601，及形成有栅极电极1603以包围栅极绝缘膜1602。在柱状硅层1601的上下，形成有下部扩散层1604与上部扩散层1605。上部扩散层1605经由接触窗(contact)与配线层1606连接。

接着，图47(a)为显示使用SGT的CMOS反向器(inverter)的等效电路，图47(b)为显示CMOS反向器的平面图，图47(c)为显示A-A’、B-B’的剖面图。参照图47(b)及(c)，在Si衬底1701上形成有N井(well)1702及P井1703，在Si衬底表面形成有在N井区域形成PMOS的柱状硅层1705、及在P井区域形成NMOS的柱状硅层1706，且以包围各个柱状硅层的方式形成栅极1708。在形成PMOS的柱状半导体的底部所形成的P+漏极扩散层1710及在形成NMOS的柱状半导体的底部所形成的N+漏极扩散层1712连接于输出端子Vout17，而在形成PMOS的柱状硅层上部所形成的源极扩散层1709连接于电源电位Vcc17，而在形成NMOS的柱状硅层上部所形成的源极扩散层1711连接于接地电位GND17，而PMOS与NMOS的共通的栅极1708连接于输入端子Vin17，借此而形成CMOS反向器。

若欲提升在SGT中栅极对于沟道的控制性，而充分抑制短沟道效应(Short Channel Effect)，需将柱状硅层的尺寸形成为远小于栅极长度。若欲将柱状硅层的尺寸形成为较小，通过在柱状硅层的干蚀刻时将尺寸压缩(shrink)的方法、或在柱状硅层形成后进行牺牲氧化的方法等，可相对较容易地缩小尺寸。因此，在SGT中为了充分抑制短沟道效应，硅柱的尺寸大多具有较最小加工尺寸F小的尺寸。图48为显示柱状硅层1611的尺寸小于最小加工尺寸F时的SGT的构造。在此SGT的构造中，由于栅极长度远较柱状硅层1611的尺寸为长，因此可抑制短沟道效应。此外，由于形成于柱状硅层上部的接触窗1616以最小加工尺寸F左右大小形成，因此成为较柱状硅层1611大的构造。

专利文献

专利文献1：日本特开平2-188966号公报

发明内容

(发明所欲解决的问题)

然而，在具有图48的构造的SGT中，有如下的问题。第一，为了降低SGT的寄生电阻，需于柱(pillar)上部及下部形成硅化物(silicide)层，若柱状半导体层的尺寸变小，则会由于硅化物的细线效应，而难以在柱上部形成硅化物。此外，即使在柱上部可形成硅化物，也由于柱径较小，因此硅化物与上部扩散层的界面面积变小，而使硅化物与上部扩散层的界面电阻变大，且使晶体管特性降低。

第二，在SGT中为了削减制造步骤，以在柱状硅层的上部扩散层1415与下部扩散层1614上同时形成接触窗为较佳。对于形成于柱状硅层上部的接触窗1616，相较于形成于下部扩散层1614的接触窗，需要柱状硅层的高度以上的过蚀刻(over etch)。在图48的SGT的构造中，于形成于柱状硅层上部的接触窗中，由于在接触窗蚀刻时过度进行过蚀刻，而易于产生栅极与接触窗间的短路(short)。

本发明有鉴于所述情形而开发，其目的为在纵型晶体管中，降低柱状硅层上部的硅化物的细线效应，此外，降低硅化物与上部扩散层间的界面电阻，借此以改善晶体管特性。此外其目的在实现不会产生接触窗与栅极间的短路的构造。

(用于解决问题的手段)