[发明专利]改进带寄存器的存储器模块的操作的方法和系统

权利要求书

1.一种方法，包括：

激活时钟电路，其中所述时钟电路与存储器耦合；以及

当激活所述时钟电路时在异步模式中操作所述存储器。

2.如权利要求1所述的方法，其中所述时钟电路是与所述存储器耦合的存储器寄存器中的锁相环(PLL)和延迟锁定环路(DLL)之一。

3.如权利要求2所述的方法，其中激活所述时钟电路包括将输入时钟或电力提供到所述时钟电路。

4.如权利要求3所述的方法，其中在所述异步模式中操作所述存储器包括使得来自所述时钟电路的输出时钟能够被忽视作为对所述存储器的输入时钟，以及设置对所述时钟电路的输入时钟作为对所述存储器的输入时钟。

5.如权利要求4所述的方法，还包括：

确定所述时钟电路被锁定；以及响应于所述确定：

使得所述时钟电路的输出时钟不能被忽视作为对所述存储器的输入时钟，并且设置所述时钟电路的输出时钟作为对所述存储器的输入时钟；以及

在同步模式中操作所述存储器。

6.如权利要求4所述的方法，还包括：

确定所述时钟电路的锁定时间已经过去；以及响应于所述确定：

使得所述时钟电路的输出时钟不能被忽视作为对所述存储器的输入时钟，并且设置所述时钟电路的输出时钟作为对所述存储器的输入时钟；以及

在同步模式中操作所述存储器。

7.如权利要求4所述的方法，其中在所述异步模式中操作所述存储器还包括在对所述存储器的写操作期间，在将数据发送到所述存储器之前允许可变数量的时钟周期过去。

8.如权利要求1所述的方法，还包括确定接收到激活所述时钟电路的命令，并且其中激活所述时钟电路包括响应于所述确定来激活所述时钟电路。

9.一种设备，包括：

锁相环(PLL)，将差分时钟提供到存储器；以及

促进启用或禁用所述PLL而对所述存储器的操作无任何中断的逻辑。

10.如权利要求9所述的设备，其中促进启用或禁用所述PLL的所述逻辑包括在对所述PLL的输入差分时钟和所述PLL的输出差分时钟作为对所述存储器的提供的差分时钟之间进行选择的逻辑。

11.如权利要求9所述的设备，其中促进启用或禁用所述PLL的所述逻辑包括启用或禁用对所述PLL的输入差分时钟和所述PLL之间的连接的逻辑。

12.如权利要求9所述的设备，其中促进启用或禁用所述PLL的所述逻辑包括启用或禁用到所述PLL的电力的逻辑。

13.如权利要求9所述的设备，其中所述设备与外部逻辑耦合并且其中所述外部逻辑将启用或禁用到所述PLL的电力。

14.如权利要求9所述的设备，还包括解码逻辑，用于：

解码接收的命令；

确定所解码的接收的命令是启用或禁用所述PLL；以及

将一个或多个控制信号提供到促进启用或禁用所述PLL的所述逻辑。

15.如权利要求9所述的设备，其中所述存储器的操作包括对所述存储器的异步读和写操作。

16.如权利要求15所述的设备，其中在对所述存储器的异步写操作期间，在数据发送到所述存储器之前，所述设备将允许可变数量的时钟周期过去。

17.一种系统，包括：

存储器主机控制器；以及

存储器模块，与所述存储器主机控制器耦合，所述存储器模块包括：

促进在不进入或退出所述存储器模块的自刷新或预充电掉电操作模式的情况下进入或退出所述存储器模块的异步操作模式的逻辑。

18.如权利要求17所述的系统，其中所述存储器模块还包括将差分时钟提供到所述存储器模块的时钟树的延迟锁定环路(DLL)，并且其中促进进入或退出所述存储器模块的异步操作模式的所述逻辑包括在对所述DLL的输入差分时钟和所述PLL的输出差分时钟作为对所述存储器模块的时钟树的提供的差分时钟之间进行选择的逻辑。

19.如权利要求18所述的系统，其中促进进入或退出所述存储器模块的异步操作模式的所述逻辑包括启用或禁用对所述DLL的输入差分时钟和所述DLL之间的连接的逻辑。