[发明专利]改进带寄存器的存储器模块的操作的方法和系统

说明书

技术领域

本发明涉及带寄存器的存储器模块(registered memory module)，并且更具体地但非排他地涉及改进带寄存器的存储器模块的操作。

背景技术

在如图1中所示的现有技术带寄存器的存储器模块120的框图100中，存储器寄存器122缓冲从存储器控制器110到动态随机存取存储器(DRAM)126的信号。通过缓冲来自存储器控制器110的信号，存储器控制器110上的电加载降低并且它增加对DRAM 126的高速数据存取的可靠性。

存储器寄存器122具有锁相环(PLL)124，锁相环124由来自存储器控制器110的一对输入差分时钟CLK 140和CLK#142来驱动。PLL 124的动态功率消耗相对高于带寄存器的存储器模块120中存在的其它组件的功率消耗。此外，当PLL 124正在对输入差分时钟CLK 140和CLK#142锁定以生成输出差分时钟CLK 150和CLK#152时，对DRAM 126不能执行写或读操作，直到PLL 124被锁定。

发明内容

本发明提供一种方法，包括：激活时钟电路，其中所述时钟电路与存储器耦合；以及当激活所述时钟电路时在异步模式中操作所述存储器。

本发明还提供一种设备，包括：锁相环(PLL)，将差分时钟提供到存储器；以及促进启用或禁用所述PLL而对所述存储器的操作无任何中断的逻辑。

本发明还提供一种系统，包括：存储器主机控制器；以及存储器模块，与所述存储器主机控制器耦合。所述存储器模块包括：促进在不进入或退出所述存储器模块的自刷新或预充电掉电操作模式的情况下进入或退出所述存储器模块的异步操作模式的逻辑。

附图说明

本发明的实施例的特征和优点将从主题的以下详细描述变得明显，其中：

图1示出现有技术的带寄存器的存储器模块的框图；

图2示出根据本发明的一个实施例的实现本文公开的方法的系统；

图3A示出根据本发明的一个实施例的带寄存器的存储器模块的框图；

图3B示出根据本发明的一个实施例的带寄存器的存储器模块的框图；

图3C示出根据本发明的一个实施例的带寄存器的存储器模块的框图；

图4示出根据本发明的一个实施例的存储器单元的框图；

图5A示出根据本发明的一个实施例的将时钟电路的操作模式从正常切换到忽视模式的流程图；

图5B示出根据本发明的一个实施例的将时钟电路的操作模式从忽视切换到正常模式的流程图；

图5C示出根据本发明的一个实施例的将时钟电路的操作模式从忽视切换到正常模式的流程图；

图6A示出对现有技术的带寄存器的存储器模块的写操作的现有技术时序图；

图6B示出根据本发明的一个实施例的对忽视模式中的带寄存器的存储器模块的写操作的时序图；

图7示出现有技术的带寄存器的存储器模块的切换序列和根据本发明一个实施例的带寄存器的存储器模块的切换序列之间的比较；

图8示出现有技术DRAM的切换序列和根据本发明一个实施例的存储器单元的切换序列之间的比较。

具体实施方式

本文描述的本发明的实施例以示例的方式而非限制的方式在附图中示出。为了图示的简单和清晰，图中示出的元件不一定按比例绘制。例如，一些元件的尺寸为了清晰可能相对于其它元件被夸大。而且，在认为适当之处，引用数字已在图之间重复以指示对应或相似的元件。说明书中对本发明的“一个实施例”或“一实施例”的引用表示：结合该实施例描述的特定特征、结构或者特性包括在本发明的至少一个实施例中。因此，遍布说明书在各个位置中短语“在一个实施例中”的出现不一定都指相同实施例。

本发明的实施例提供改进带寄存器的存储器模块的操作的方法和系统。在本发明的一个实施例中，当正在激活带寄存器的存储器模块中的时钟电路时，带寄存器的存储器模块允许异步读和写操作。时钟电路包括，但不限于，PLL、延迟锁定环路(DLL)和诸如此类。例如，在本发明的一个实施例中，当正在激活带寄存器的存储器模块中的PLL(即，PLL正在锁定到输入时钟信号)时，在对带寄存器的存储器模块执行任何异步读或写操作之前，带寄存器的存储器模块不需等待PLL被锁定。

在本发明的另一个实施例中，带寄存器的存储器模块允许启用或禁用其时钟电路而无其操作的任何中断。当带寄存器的存储器模块中的时钟电路被禁用时，能降低带寄存器的存储器模块的功率消耗。在本发明的仍有的另一个实施例中，允许带寄存器的存储器模块在不进入或退出带寄存器的存储器模块的自刷新或预充电掉电操作模式的情况下进入或退出异步操作模式。