[发明专利]制作半导体器件栅极的方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件栅极的方法。

背景技术

随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着45nm甚至更小特征尺寸的技术节点发展。相应地，对半导体器件制造的精密控制的要求也越来越高，以保证产品满足设计的要求并提高良品率。

晶体管中栅极的形成是半导体制造流程中关键的一步，原因在于栅极是整个集成电路制造工艺中物理尺寸最小的结构，因此栅极关键尺寸(Critical Dimension，CD)往往需要进行精密的控制，大量的技术改进致力于提高栅极关键尺寸的准确性。

目前，通常采用增加一层硬掩膜的方式来形成栅极，以将光刻胶图案准确地转移至栅极。图1A和图1B为现有技术制作栅极结构的工艺流程中各步骤所获得的器件的剖视图。

首先，如图1A所示，在衬底上定义器件有源区并完成浅沟槽隔离后形成前端器件层100。在前端器件层100上形成栅氧化物层101。在栅氧化物层101上利用化学气相沉积(CVD)等方法，沉积随后要刻蚀形成栅极的栅极材料层102。在栅极材料层102上形成第二栅极氧化物层103。在第二栅极氧化物层103上形成硬掩膜层104，该层的材料可以是无定形碳等。接着，在硬掩膜层104上形成抗反射涂层105。最后，在抗反射涂层105上形成具有图案的光刻胶层106。

然后，如图1B所示，以光刻胶层106为掩膜，对抗反射涂层105和硬掩膜层104进行刻蚀，以将图案转移至硬掩膜层104。然后以具有图案的硬掩膜层104为掩膜依次对第二栅极氧化物层103、栅极材料层102和第一栅氧化物层101进行刻蚀，然后经灰化等工艺去除剩余光刻胶，而形成栅极。

然而，随着栅极尺寸的不断减小，由于光刻机曝光极限的限制等原因，得到的栅极CD不能达到工艺要求的尺寸。并且，随着集成电路的最小特征尺寸持续缩小，晶体管和金属线的密度越来越大，出现了另一个问题是线路末端缩短(LES)。图2为半导体器件栅极的顶视图。如图2所示，201为栅极，202为有源区。LES体现的是栅极形成过程中在竖直方向上栅极关键尺寸的刻蚀偏差和在水平方向上栅极关键尺寸的刻蚀偏差之间的比值，其中，刻蚀偏差为刻蚀后关键尺寸与显影后关键尺寸之差。

在半导体工艺中，LES越小越好。如果LES过大，表明竖直方向上栅极关键尺寸的刻蚀偏差较大，即刻蚀后栅极在竖直方向上缩短严重。这样可能会使栅极不能与有源区搭接，导致器件性能和可靠性降低、良品率下降，并出现器件中的泄漏、关键尺寸的限制等问题。因而，仍有必要对栅极的形成方法进行改进。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提出了一种制作半导体器件栅极的方法，包括步骤：a)在前端器件层上依次形成第一栅氧化物层、栅极材料层、第二栅氧化物层、第一硬掩膜层、第二硬掩膜层、抗反射涂层和具有图案的光刻胶层；b)对所述抗反射涂层进行刻蚀；c)对所述第二硬掩膜层进行刻蚀；d)对所述第一硬掩膜层进行刻蚀；和e)以所述第一硬掩膜层为掩膜依次刻蚀所述第二栅氧化物层、所述栅极材料层和所述第一栅氧化物层，去除所述第一硬掩膜层，形成栅极，其中，还包括以下步骤：在步骤a和步骤b之间，通入第一刻蚀气体对所述具有图案的光刻胶层进行修整；或者在步骤c与步骤d之间，通入第二刻蚀气体对所述第二硬掩膜层、所述抗反射涂层和所述具有图案的光刻胶层进行修整。该方案可以使栅极具有较小的关键尺寸，并能够精确地对栅极的关键尺寸进行控制。

根据本发明的另一方面，所述修整包括：在其它参量不变的情况下，仅修整时间变化，分别测量不同修整时间所对应的刻蚀偏差；对所测得的数据点进行拟合，得到所述刻蚀偏差与所述修整时间的关系曲线；和基于所述关系曲线，根据所需要的刻蚀偏差来确定实际所需的修整时间。该方案可以更精确地控制栅极的关键尺寸。

根据本发明的另一方面，所述第二硬掩膜层的材料是氮氧化硅、氮化硅或者氮化硅与氧化物的混合物。该方案可以进一步提高所形成的栅极的电学性能。

根据本发明的另一方面，所述第二硬掩膜层的厚度为100-600埃。