[发明专利]用于互连工艺中的半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制程，尤 C其涉及用于互连工艺中的半导体器件及其制造方法。

背景技术

半导体集成电路技术的发展对互连技术提出了新的需求，互连集成技术在近期和远期发展中将面临一系列技术和物理限制的挑战。随着半导体器件尺寸的不断收缩，互连结构也变得越来越窄，从而导致了越来越高的互连电阻。铜借助其优异的导电性，现已成为集成电路技术领域中互连集成技术的解决方案之一，铜互连技术已广泛应用于90nm及65nm技术节点的工艺中。

在铜互连工艺中，由于金属连线之间的空间在逐渐缩小，因此用于隔离金属连线之间的中间绝缘层(IMD)也变得越来越薄，这样会导致金属连线之间可能会发生不利的相互作用或串扰。现已发现，降低用于隔离金属连线层的中间绝缘层的介电常数(k)，可以有效地降低这种串扰。低k值中间绝缘层带来的另一个好处是是可以有效降低互连的电阻电容(RC)延迟。因此，在90nm、65nm甚至45nm设计规则的应用中，超低k材料现在已越来越广泛地应用于Cu互连工艺中作为隔离金属铜的中间绝缘层。

图1A-1D示出了利用传统的大马士革工艺制造铜互连层的方法。如图1A所示，在前一互连层或有源器件层上沉积氮掺杂碳化物NDC(NitrogenDoped Carbide)层100作为通孔停止层，然后在通孔停止层100上以CVD方式覆盖一层介电层101。该介电层101具有低k值。然后在低k值介电层101的上面覆盖一层钝化层102。接着，在钝化层102上涂覆第一底部抗反射涂层(BARC)103。之后，在BARC层103上沉积一层低温氧化物(LTO)层104作为硬掩模。可选地，根据工艺的需要，还可以在LTO层104上进一步涂覆第二底部抗反射涂层105，以进一步增加光刻效用。接着，在第二底部抗反射涂层105上涂覆光刻胶层106。

接着，如图1B所示，对该光刻胶层106进行曝光，显影，以形成将要填充金属铜的沟槽图案。然后如图1C所示，利用干式回蚀法刻蚀第二底部抗反射涂层105、LTO层104、第一底部抗反射涂层103，如采用等离子体刻蚀方式，直到到达钝化层102的表面。接着，如图1D所示，去除光刻胶层106、第二底部抗反射涂层105、LTO层104和第一底部抗反射涂层103，并采用等离子体刻蚀法刻蚀钝化层102和部分介电层101，从而刻蚀出用于填充金属的沟槽107。然后，对晶圆进行清洗。并在随后的工艺中进行金属沉积以形成金属互连。

在现有技术中，在45nm技术节点及以下，当进行金属沉积后，在沟槽107的底部会出现金属尖刺(Spike)现象。也就是说，沉积的金属会穿进没有刻蚀的介电层101中。这种现象会造成电子迁移的问题，从而引起晶圆失效。因此这种现象是不希望得到的。

鉴于上述问题，需要提供一种用于互连工艺中的半导体器件及其制造方法，以消除上述尖刺现象，改善互连结构。

发明内容

在本发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明公开了一种制造用于互连工艺中的半导体器件的方法，包括如下步骤：在前端器件层上形成通孔停止层；在该通孔停止层上形成介电层；在该介电层上形成钝化层；利用等离子体方法，对该钝化层、该介电层进行蚀刻以在该介电层中形成沟槽；其特征在于，在刻蚀形成该沟槽时采用的气体为CH₂F₂、CH₃F和CO₂的混合气体。上述互连工艺可以为铜互连工艺。

较佳地，在刻蚀形成上述沟槽时采用的压力在10-50mTorr之间。采用的频率为27MHz时，采用的功率为200-500W。采用的频率为2MHz时，采用的功率为500-1000W。较佳的，CH₂F₂的流量在20-100sccm之间。CH₃F的流量在20-50sccm之间。CO₂的流量在50-200sccm之间。较佳地，上述刻蚀的时间在10秒-50秒之间。

进一步地，上述沟槽的底部的中央向上方突起。该突起的厚度在50埃-200埃之间。

本发明进一步公开了一种用于互连工艺中的半导体器件，包含根据上述方法获得的半导体互连结构。