[发明专利]基于查找表结构的FPGA可编程逻辑单元的遍历测试方法

说明书

技术领域

本发明属于集成电路技术领域，具体涉及一种FPGA(现场可编程门阵列)中可编程逻辑单元的遍历测试方法。

背景技术

FPGA的硬件可编程特性使得它能够极大地减少电子系统的开发风险和开发成本，缩短上市时间，通过在系统编程、远程在线重构等技术降低维护升级成本，因此在通信、控制、数值计算等领域得到了广泛的应用。

FPGA规模和应用领域的不断扩大也使得对FPGA的遍历测试逐步变得迫切而棘手。首先，FPGA本身是一个通用器件，需要通过对其编程配置才能实现具体的功能，所以，FPGA的测试也必须是通用的，和应用无关的；其次，即使是同一个系列的FPGA，为了针对不同的应用需求，不同型号的产品的规模也不一样，所以FPGA的测试需要和FPGA阵列的大小无关；再次，FPGA更新换代非常快，所以FPGA的测试方法必须具有可重复利用的特性；最后，FPGA的测试必须遍历到FPGA内部的所有逻辑资源[1]。

对FPGA施加一个激励进行测试的时间是很短的，而主要的耗时是编程下载的时间，通常编程下载的时间会是测试时间的100倍以上[2]。也就是说，对FPGA的测试而言，评价其优劣的因数除了逻辑覆盖率，主要的就是测试所需的配置次数。

一个中等规模的FPGA内一般有上百个的IO(输入输出)，但同时也有成千上万个CLB(可编程逻辑单元)，所以说IO相对CLB来说是很少的，不可能把每个CLB都和IO连接起来，比较主流的做法是把一行CLB级联起来成为一条ILA(Iterative Logic Arrays)[1][2][3][4][5]。为了实现FPGA的遍历测试并减少测试所需的配置次数，国内外提出了很多的方案。最具有代表性的有[3][4][6]文中的方法。在[3]中，作者证明了采用同或和异或两种配置可以测试到单个LUT(查找表)中的单点故障(包括输入端，输出端和存储单元)。同时，作者提出了一种把CLB级联成ILA的方法，但是它的方法中每行LUT就至少需要一个输入IO(输入输出)一个输出IO，这对很多FPGA芯片来说是不现实的，因为现在很多芯片中一个CLB有4个LUT或者更多。也就是说一行CLB其实相当于4行LUT。所以这样处理IO口是不够用的，要达到遍历，所需要的实际配置次数会很多。并且，在这种方案中，每个LUT只有一个信号和前后的LUT相连，其它的信号都是用长线把所有的LUT连接起来的，如果LUT少，是可以这么连接的。但是当LUT很多的时候，要把一行中成百上千个的端口用一根线连接起来，这样对于布线资源的要求过于苛刻，并且延时和驱动性能都无法保证。

在[4]中，作者提出了另外一种实现ILA的方法，并且可以检测到LUT的多点故障。他把多个LUT组合成一个基本单元(Cell)，通过特殊的配置使每个Cell的k(k等于LUT的输入数目)个输出包含k个输入。这样就可以把1个Cell的输出作为下一个Cell测试所需要的激励。但是，这样配置至少需要k+1种配置。并且每1行Cell(相当于k行LUT)就需要k个输入、k个输出。IO同样将不够使用。

在[6]中作者提出了一种对分布式RAM进行遍历测试的方案，存在的问题和LUT的测试一样，需要把过多的端口用同一根线连起起来，布线难以实现，性能也难以保证。

在[3][4]等文中也都提出了对触发器的遍历测试方案。但基本都限于对触发器基本功能-锁存数据的测试。而在FPGA中，触发器其实是可编程的，并且相应的置位、复位、使能、赋初始值、高低电平有效等都需要进行遍历测试。

为了能提高对CLB进行遍历测试的逻辑覆盖率，尽可能地减少测试所需的配置次数，以及解决LUT测试的级联、IO处理，LUT配置为分布式RAM模式的遍历测试，触发器的置位、复位、使能、赋初始值、高低电平有效等各种功能的测试的问题，必须有一种全面、可行、可移植的测试方案。

参考文献：

[1]Toutounchi，S.and Lai A.，FPGA test and coverage，Proc.IEEE Int.Test Conf.，2002，599-607.

[2]Huang W.K.，Meyer F.J.and Lombardi，Multiple fault detection in logic resources ofFPGAs，Symposium on Defect and Fault Tolerance in VLSI systems，1997，pp.186-194.