[发明专利]或非快闪存储器及其字线驱动器电路

说明书

本申请是申请日为2007年3月13日、申请号为200710086331.1、发明名称为“或非快闪存储器的字线驱动器”的发明专利申请的分案申请。

技术领域

本发明关于一种半导体存储器，尤指一种快闪存储器的字线驱动器改进设计。

背景技术

最被广泛使用于半导体集成电路以及非易失性存储器的存储器阵列结构为NOR(或非)型。在此类型结构之中，同为一列的存储器单元的栅极端为共连，同为一行的存储器单元的漏极端为共连，而其源极端为在一区段内的所有单元所共享。图1揭示美国专利公告第6515911号所描述常规的NOR型阵列图，其每一存储器单元位置通过一选择的行以及一选择的列所决定，故选择的行以及选择的列的交会处即为存储器单元的位置。每一存储器单元均包含有漏极端、源极端以及浮栅端，如常规技术所述，其源极端、漏极端以及栅极端根据执行读取、编程或是擦除的操作来施加偏压。

非易失性存储器其中之一的特征就是能够将储存于其内的数据进行群组擦除，而擦除过程是唯一需要在源极端施加偏压的过程，由于所有存储器单元的源极端为共连，因此单元可以被单独的写入或是读取，但是必为同时地被擦除。

特别是快闪存储器，其擦除过程是经由多个个区段来完成，且所有源极端(线)共连的存储器单元必定同时被擦除。在非易失性存储器阵列内，各区段可被组织成多个列或多个行的型式。在列型的组织中，区段的大小由其包含的列的数量来决定，且此类存储器装置的结构根据较佳的电路使用面积、效率以及可靠度来设计出适合的区段数量及大小。

由于漏极应力(drain stress)的关系，通常单一位线是无法被所有的区段所共用，因此，各区段均被配置包含有一多个行的特别群组，即为局部字线(localbit line)。区域字线经由传递栅(pass gate)与独立的主位线(main bit line)连接，各区段亦配置有一传递晶体管的局部群组，其通常是位于位址区段内，且均保持关闭的状态。因此，其他区段的单元并不会透过漏极应力(drain stress)而互相影响。

图2同为美国专利公告第6515911号中揭示常规的电路图，其为一非易失性存储器阵列的常规结构，且其区段被组织成列型。存储器阵列中的列实际上是由多晶硅条所形成，其与同为一列单元的所有栅极端互连。此结构包含有多个区段，且各区段均具有相关的列解码器，而全体行解码器亦于此被提供。此类的结构会因为对每一区段提供一列解码器以及多个局部行解码器来避免漏极应力的现象，而占据非常多的电路面积。

图3亦同为美国专利公告第6515911号中揭示常规的电路图，其将非易失性存储器阵列组织为行型。在此结构中，所有区段内各列的行方向为共连，可使各位线的寄生电容相对较低，由此在读取存储器内容时，提供较佳的助益。此外，列的解码可为数个区段所共用，可节省电路的面积。虽然此结构具有几项优点，但其主要缺点为每次在一单元定址时，位于同一列上的其他单元亦会被施加偏压，造成所谓的栅极应力(gate stress)。

有鉴于常规结构的缺憾，美国专利公告第6515911号提出了一种阶层式(hierarchical)的列解码方式，在其一实施例中，阐述了一种可实现列解码的阶层式方式的电路装置，并可应用于具有存储器单元阵列且其区段组织成行型的非易失性半导体存储装置。存储器的每一区段均具有一区域字线的特定群组，其均独立的与所有列共连区段的主字线连接。在美国专利公告第6515911号中描述了一种三晶体管结构来实现阶层式(hierarchical)的列解码。

当驱动器周边晶体管在设计时，因为必须要能够承受后续偏压的施加而无法与单元尺寸成比例的缩小来降低其尺寸时，用于NOR结构列解码器的字线驱动器设计显得愈来愈重要。因此，当单元尺寸缩小时，字线驱动器将占据整体电路中非常大的布局(layouy)面积。尽管美国专利公告第6515911号所述的阶层式(hierarchical)的列解码方式具有数项优点，但亦会占据非常多受重视的面积，因此难以堪称实用。

有鉴于上述字线驱动器的缺憾，本发明人有感其未至臻完善，遂竭尽心智，悉心研究克服，凭从事该项产业多年的经验累积，进而研发出一种或非快闪存储器的字线驱动器，以达到缩小尺寸的功效。

发明内容

由是，本发明的主要目的，即在于提供一种或非快闪存储器的字线驱动器，可达到缩小尺寸的功效者。

为达上述目的，本发明的技术实现如下：