[发明专利]具有掩埋位线的半导体器件及其制造方法

说明书

相关申请

本申请要求2009年10月30日提交的韩国专利申请10-2009-0104213的优先权，通过引用将其全部内容并入本文。

技术领域

本发明的示例性实施方案涉及半导体制造技术，更具体地涉及具有掩埋位线的半导体器件及其制造方法。

背景技术

近来，在半导体工业中，为了提高集成度，正在开发40nm以下的DRAM。就此而言，在8F²或6F²单元结构(其中F为最小特征尺寸)中使用的平面晶体管或凹陷栅极晶体管的情况下，在40nm以下的规格中存在困难。因此，需要具有能够在相同规格条件下将集成度提高1.5～2倍的4F²单元结构的DRAM，并因此提出垂直沟道晶体管。

在垂直沟道晶体管中，形成环形栅电极以包围在半导体衬底上垂直延伸的有源柱，并且在有源柱的上部和下部(从栅电极观察时)中分别形成源极区和漏极区，使得沿垂直方向限定沟道。因此，即使当晶体管的面积减小时，沟道长度也不会受到不利影响。

图1A和图1B为说明具有掩埋位线的常规半导体器件的视图，其中图1A为横截面图，图1B为平面图。

参照图1A和图1B，在衬底11上形成多个柱结构200，每个柱结构200均包括：柱体12、柱头13、缓冲层图案14、硬掩模层图案15和覆层16。

柱体12的外表面被栅极绝缘层17和栅电极18所包围。通过杂质离子注入在衬底11中形成杂质区以用作源极区或漏极区并同时用作掩埋位线19。在将相邻位线19彼此分开的沟槽19A中填充层间介电质20。

字线21沿其中它们与栅电极18连接的方向形成并与掩埋位线19交叉。

在常规技术中，由于通过将杂质离子注入衬底11例如硅衬底中来形成掩埋位线19，所以掩埋位线19形成为并非金属层的形式而是硅布线的形式。因此，由于硅布线的比电阻比金属层的比电阻相对较高，所以引起对掩埋位线19的电阻增大的问题。

更具体地，由于未使用金属层而是使用掺杂有杂质的硅来形成掩埋位线19，因此掩埋位线19的电阻增加，并且由于该电阻增加，所以半导体器件的运行速度减小，这引起了问题。

为了解决这些问题，需要增大如图1B中所示的掩埋位线19的由附图标记‘I’表示的电流路径，并因此掩埋位线19的间距可增大。然而，在这种情况下下，引起对单位单元区域的面积(4F²＝2F×2F)可增大的另一问题。

发明内容

本发明的实施方案涉及可实现高速运行的具有掩埋位线的半导体器件及其制造方法。

 根据本发明的一个实施方案，一种半导体器件包括：具有沟槽的衬底；形成于衬底中并包括金属硅化物层和金属层的掩埋位线，其中金属硅化物层与沟槽侧壁接触，金属层形成于沟槽的侧壁上并与金属硅化物层接触。

根据本发明的另一实施方案，一种制造半导体器件的方法包括：在衬底中形成金属硅化物层；通过选择性地蚀刻衬底形成第一沟槽，使得金属硅化物层与第一沟槽的侧壁接触；以及形成包括金属硅化物层和金属层的掩埋位线，其中金属层形成于第一沟槽的侧壁上，并且金属层与金属硅化物层接触。

根据本发明的另一实施方案，一种制造半导体器件的方法包括：通过选择性地蚀刻衬底形成第一沟槽；在第一沟槽的侧壁上形成金属层；以及形成包括金属层和金属硅化物层的掩埋位线，其中金属硅化物层通过实施退火而形成于衬底中，金属硅化物层与金属层接触。

附图说明

图1A和图1B为说明具有掩埋位线的常规半导体器件的视图。

图2A至图2C为说明根据本发明一个实施方案的具有掩埋位线的半导体器件的视图。

图3A至图3H为说明根据本发明另一实施方案制造具有掩埋位线的半导体器件的方法的横截面图。

图4A至图4F为说明根据本发明另一实施方案制造具有掩埋位线的半导体器件的方法的横截面图。

具体实施方式

以下将参照附图更详细描述本发明的示例性实施方案。然而，本发明可以以不同的形式来实现而不应解释为限于本文中所阐述的实施方案。而是，提供这些实施方案以使本公开充分和完整，并使得本领域技术人员能够充分理解本发明的范围。在整个公开中，在本发明的各个附图和实施方案中，相同的附图标记表示相同的部件。

附图未必是按比例的，并且在某些情况下，将比例进行放大以清楚地说明实施方案的特征。当第一层称为在第二层“上”或者在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，而且还表示在第一层与第二层或衬底之间存在第三层的情况。