[发明专利]半导体器件和用于制造半导体器件的方法

说明书

本申请基于日本专利申请No.2009-142,215，其内容在此通过引用并入。

技术领域

本发明涉及半导体器件和用于制造半导体器件的方法。

背景技术

在传统的半导体器件的多层互连结构中，采用铜互连和低介电常数(低k)层间绝缘膜。随着半导体器件的发展以进一步提供图案的小型化，出现下述问题。更加具体地，互连的增加的寄生电容或者增加的寄生电阻不利地影响半导体器件的电路操作速度。另外，增加的寄生电容引起增加的功率消耗。

为了减少电路操作速度的降低和功率消耗的增加，具有较低的介电常数(多孔低k膜)的多孔低介电常数膜已经被用于层间绝缘膜(日本专利特开No.2005-183,779)。然而，当进行反应性离子蚀刻工艺以创建用于形成互连的沟槽或者进行后续的灰化工艺以剥离抗蚀剂时在多孔低k膜中容易产生损坏。

此种损坏可以导致互连之间的泄漏电流的增加或者电介质耐压的降低。因此，由无孔保护膜组成的被称为“侧壁”的结构被用于覆盖通孔的侧表面或沟槽的保护膜。即使在多孔低k膜中引起小的损坏，此种构造防止由此种损坏引起的互连之间的泄漏电流的增加或者电介质耐压的降低。

例如，日本专利特开No.H10-284,600公布了如图15中所示的半导体器件，其中通孔和互连沟槽的侧表面覆盖有由绝缘膜组成的侧壁。在这种半导体器件中，侧壁107形成在通孔106的侧表面上，并且侧壁109形成在互连沟槽108的侧表面上(图15)。根据日本专利特开No.H10-284,600，在一个工艺中，侧壁107和109同时分别形成在通孔的侧表面上和上层互连沟槽的侧表面上。因此，难以分别地控制侧壁107和109的每个厚度。另外，侧壁107和侧壁109至少在底表面上具有基本上相等的厚度。

美国专利申请公开No.20020192937-A1公布用于在互连沟槽的外壁上形成由绝缘膜组成的侧壁的制造工艺。美国专利No.7,169,698公布了下述半导体器件，其中侧壁被布置在互连沟槽和通孔的侧表面上。在用于有机化合物绝缘膜的蚀刻工艺期间为了防止形状的变形此种侧壁利用牺牲膜。在美国专利No.7,169,698中，没有对通孔内的侧壁和互连沟槽内的侧壁之间的厚度差进行描述。日本专利特开No.2000-164,707公布了其中多层抗氧化膜被提供在互连沟槽和连接孔的侧表面上的半导体器件。

本发明具有如下的认识。器件的进一步小型化使得通孔延伸超出被布置在通孔上方的互连或者被布置在通孔下方的互连，使得减少通孔和相邻的互连之间的距离，这可能导致诸如电介质耐压的降低以及泄漏电流的增加等等的现象。更加具体地，由于通孔的曲率的半径小于互连沟槽的曲率的半径，所以涂覆通孔的绝缘膜的侧壁的覆盖容易地减少。此外，当在通孔和相邻的互连之间产生电势差时，在通孔延伸超出互连的部分中容易出现电场的集中。

在此构造中，如果在从通孔向上延伸的上层互连的突出部分中出现电场的集中，特别在其上部中，在此部分中会容易产生电流的泄漏的增加或者电介质耐压降低。

如在上述专利文献中公布的传统技术具有下述问题。

首先，如果以避免电场的集中的观点来减少侧壁的厚度以防止通孔延伸超出互连，那么最终出现电介质耐压的降低和泄漏电流的增加的加速。第二，如果为了改进防止泄漏电流和电介质耐压使得包括通孔和互连沟槽的侧表面的侧壁的整个厚度增加，那么出现互连电容的增加和通过互连传播信号的延迟时间的增加。虽然参考多孔低k膜的示例进行了上述描述，但是此问题不特别地限制于此，并且在通常的低介电常数膜的情况下也会出现类似的问题。

发明内容

根据本发明的一方面，提供了一种半导体器件，包括：基板；层间绝缘膜，该层间绝缘膜被提供在基板的上方；由被提供在互连沟槽中的金属膜组成的互连和由提供在耦接到互连沟槽的连接孔中的金属膜组成的栓塞，该互连和栓塞被提供在层间绝缘膜中；第一侧壁，该第一侧壁被提供在连接孔的侧表面的上方；以及第二侧壁，该第二侧壁被提供在互连沟槽的侧表面的上方，其中连接孔的侧表面的底部附近的第一侧壁的厚度大于互连沟槽的侧表面的底部附近的第二侧壁的厚度。

根据本发明的另一方面，提供了一种用于制造半导体器件的方法，包括：在基板的上方形成层间绝缘膜；在层间绝缘膜中形成互连沟槽和耦接到互连沟槽的连接孔；在连接孔的侧表面上方形成第一侧壁并且在互连沟槽的侧表面上方形成第二侧壁；以及在互连沟槽和在连接孔中形成金属膜，其中形成第一和第二侧壁包括形成侧壁从而连接孔的侧表面的底部附近的第一侧壁的厚度大于互连沟槽的侧表面的底部附近的第二侧壁的厚度。