[发明专利]半导体器件以及制造所述半导体器件的方法

说明书

技术领域

本发明涉及一种半导体器件以及制造所述半导体器件的方法。

背景技术

半导体器件的小型化正在作出显著进步。小型化有助于多层配线结构。多层配线结构伴有经由层间介电膜在上线与下线之间寄生的电容(称为线到线电容)。图像传感器(具体地说，CMOS图像传感器)需要缩短从每一像素中光电转换元件的光接收表面到光电转换元件之上的微透镜的距离，以防止当像素节距减少时的光学特性恶化。为此，在光电转换元件与微透镜之间插入的层间介电膜变得更薄，从而增加了线到线电容。

为了解决这个问题，日本专利特开No.5-36841描述了第一层配线结构4周围的空间6的形成。更具体地说，在形成第一层配线结构4之后，SiN膜1被形成，以覆盖第一层配线结构4。此外，SiO₂膜2被形成，以覆盖SiN膜1。小孔7在第一层配线结构4之上的部分处形成在SiO₂膜2中。使用CF₄/O₂气体混合物，通过小孔7进行干法蚀刻，空间6形成在第一层配线结构4周围。旋涂玻璃膜3于是被形成并被烧结，以覆盖SiO₂膜2。此时，旋涂玻璃膜3因高表面张力而不通过小孔7进入空间6。因此，在保持第一层配线结构4周围的空间6的同时，小孔7可以闭合。根据日本专利特开No.5-36841，可以通过在第一层配线结构4周围形成空间6来大大减少线到线电容。

在日本专利特开No.5-36841中公开的布置中，随着第二层配线结构5变得越长，空间6也变得越长，从而降低了配线结构的机械强度。这种配线结构可能因后续步骤中的CMP(化学机械抛光)而变形或者受损。

发明内容

本发明提供一种技术，用于在减少多层配线结构中的线到线电容的同时抑制多层配线结构的机械强度的降低。

本发明第一方面提供一种半导体器件，包括：半导体基板以及被布置在所述半导体基板上的多层配线结构，所述多层配线结构包括：多个第一导电线；绝缘膜，覆盖所述多个第一导电线；以及第二导电线，被布置在绝缘膜上，从而与所述多个第一导电线交叉，其中，所述绝缘膜在所述多个第一导电线与所述第二导电线彼此交叉的多个区域的至少一些区域中具有间隙，以及该间隙在沿着所述第二导电线的方向的宽度不大于所述第一导电线的宽度。

本发明第二方面提供一种制造半导体器件的方法，该半导体器件具有半导体基板，所述方法包括：第一步骤，在所述半导体基板之上形成多个第一导电线；第二步骤，形成绝缘膜，以覆盖所述多个第一导电线；第三步骤，在所述绝缘膜中以不大于所述第一导电线的宽度的宽度形成多个沟槽，所述多个沟槽使得所述多个第一导电线的上表面的一部分露出；第四步骤，以第一绝缘体填充所述多个沟槽；第五步骤，在所述绝缘膜与所述第一绝缘体上形成第二导电线，从而与所述多个第一导电线交叉；第六步骤，在所述第五步骤之后，从各个沟槽移除第一绝缘体；以及第七步骤，用第二绝缘体填充所述多个沟槽的、当在与所述半导体基板的表面垂直的方向观看时与所述第二导电线不重叠的部分，从而留下在所述多个沟槽中所述多个第一导电线与所述第二导电线彼此交叉的多个区域中的至少一些区域，作为间隙，其中，所述间隙在沿着所述第二导电线的方向的宽度不大于所述第一导电线的宽度。

根据以下参照附图对示例性实施例的描述，本发明的进一步的特征将变得清楚。

附图说明

图1A和图1B是分别示出根据第一实施例的半导体器件SD的结构的平面图和截面图；

图2A至图2C是示出根据第一实施例的半导体器件SD的结构的截面图；

图3A至图3C是示出制造根据第一实施例的半导体器件SD的方法的截面图；

图4是示出制造根据第一实施例的半导体器件SD的方法的截面图；

图5是示出制造根据第一实施例的半导体器件SD的方法的平面图；

图6A至图6C是示出制造根据第一实施例的半导体器件SD的方法的截面图；

图7A至图7C是示出制造根据第一实施例的半导体器件SD的方法的截面图；   

图8是示出制造根据第一实施例的半导体器件SD的方法的平面图；

图9A至图9C是示出制造根据第一实施例的半导体器件SD的方法的截面图；

图10是示出制造根据第一实施例的半导体器件SD的方法的平面图；

图11A至图11C是示出制造根据第一实施例的半导体器件SD的方法的截面图；

图12是应用根据第一实施例的光电转换器件的成像系统的配置的框图；