[发明专利]多芯片封装结构以及形成多芯片封装结构的方法

说明书

技术领域

本发明有关于半导体封装，更具体地，有关于一种多芯片封装结构。

背景技术

如现有技术所知，已存在多种芯片(chip)封装技术，例如，球栅阵行(BallGrid Array，BGA)、线接合(wire bonding)、倒晶(flip-chip)等等，可通过裸芯片(die)和基板(substrate)上的接合点(bonding points)，将裸芯片安置在基板上。为了保证电子产品或者通讯装置的小型化以及多功能，半导体封装需要体积上尽量小、多引脚连接、高速以及高功能。

由于对更小、更快以及更便宜的电子装置不断增长的需求，半导体产业连续将价格低廉的线接合技术推进到越来越高的级别。然而，倒晶技术已经成为更高的输入/输出(I/O)焊盘数量以及更高的时钟速率的所选技术。该趋势不仅仅可以由多数处理器所反映出来，而且，高端特殊应用集成电路(Application-Specific Integrated Circuit，ASIC)以及数字信号处理器(DigitalSignal Processor，DSP)也使用倒晶技术组装。但是，主流(mainstream)封装仍然是线接合，因为对于小于500个I/O焊盘的装置来说，线接合的价格优势仍然明显。当倒晶装配(assembly)使高性能装置受益时，对于多数的主流应用而言，成本就成为了巨大的挑战。因此，业界仍然将主要的努力放在降低成本上。

产品成本、封装装置性能以及整体的体积决定了在倒晶与线接合之间进行选择以用于IC互连(interconnecting)，当前应用中，线接合的最大的优势在于，制造工艺灵活以及打线机(wire bonder)的数量(sheer quantity)较多。因此，线接合已经是成熟的技术，并且其产品制造工艺也已进行了透彻研究以及被深入理解。因此，打线机已是常用品，并不像用于倒晶接合的高级裸芯片依附平台，此外，线接合技术很灵活。高频应用中，新封装设计以及线长度的严格控制已经进一步扩展了线接合封装的电性能范围。

尽管如此，随着最近十年的半导体生产技术的迅速发展，裸芯片体的体积已经迅速缩小，相似地，裸芯片上的I/O接合焊盘间距(pitch)也已经达到了打线机的极限。因此，有必要在业界提供一种改进的封装结构，以将线接合技术的使用寿命延长到下一代技术节点(例如，55nm以下)，以及解决由于裸芯片体积减小而引起的接合焊盘间距限制问题。

发明内容

有鉴于此，本发明目的之一在于提供一种多芯片封装结构以及形成多芯片封装结构的方法。

本发明提供一种多芯片封装结构，包含：芯片载体；半导体裸芯片，设置在该芯片载体的裸芯片依附面上，其中，多个输入/输出焊盘位于该半导体裸芯片之内或者之上；重布线层压结构，位于该半导体裸芯片之上，该重布线层压结构包含多个重新分配接合焊盘，其中，多个该重新分配接合焊盘耦接该多个输入/输出焊盘；至少一个接合线，将至少一个该重新分配接合焊盘与该芯片载体互连；芯片封装，设置在至少另一个该重新分配接合焊盘之上；以及胶体，封装该接合线的至少一部分。

本发明再提供一种形成多芯片封装结构的方法，包含：提供芯片载体；设置一半导体裸芯片在该芯片载体的一裸芯片依附面上，其中，多个输入/输出焊盘位于该半导体裸芯片之内或者之上；在该半导体裸芯片之上提供重布线层压结构，该重布线层压结构包含多个重新分配接合焊盘，其中，多个该重新分配接合焊盘耦接该多个输入/输出焊盘；在至少一个该重新分配接合焊盘与该芯片载体之间连接至少一个接合线；在至少另一个该重新分配接合焊盘上设置一芯片封装；以及由胶体封装该接合线的至少一部分。

利用本发明，可解决由于裸芯片体积减小而引起的接合焊盘间距限制问题，并且实现了叠层封装结构的多芯片封装，从而提高芯片性能。

附图说明

图1为根据本发明的一个实施例的示例的扩散型晶圆级封装的原理平面图。

图2为图1中沿着线I-I’的扩散型WLP的截面示意图。

图3为制造如图2所示的扩散型WLP的步骤的示意图。

图4为根据本发明的另一个实施例的扩散型WLP截面示意图。

图5为根据本发明的再一个实施例的接合芯片封装的截面示意图。

图6为根据本发明再一个实施例的线接合芯片封装的截面示意图。

图7为根据本发明的再一个实施例的线接合芯片封装的截面示意图。

图8为根据本发明的再一个实施例的线接合芯片封装的截面示意图。

图9和图10为根据本发明的截面视图的的重新分配接合焊盘的一些示意变形。