[发明专利]用于服从双图案化的标准单元设计的方法

说明书

技术领域

本公开涉及集成电路设计，更具体地说，涉及使用双图案化技术来形成集成电路。

背景技术

双图案化是开发用于光刻的技术用来提高部件密度。通常，使用光刻技术在晶片上形成集成电路的部件，其包括涂覆光刻胶和在光刻胶上限定图案。被图案化的光刻胶中的图案首先限定在光刻掩模中，并且其通过光刻掩模中的透明部分或者不透明部分来实现。接着，被图案化的光刻胶中的图案转印到所制造的部件上。

随着集成电路比例不断缩小，光学邻近效应成为不断增加的大问题。当两个独立的部件彼此靠得太近时，光学邻近效应可能引起部件之间的短路。为了解决该问题，引入了双图案化技术。密集设置的部件被分到同一双图案化掩模组的两个掩模中，其中，这两个掩模均用于曝光相同的光刻胶。在每个掩模中，部件之间的距离超过其它单掩模中的部件之间的距离，因此，减少了或基本消除了光学邻近效应。

然而，双图案化技术不能解决当两个单元邻接时产生的固有的冲突问题。例如，参照图1，第一单元包括部件VDD、VSS、2和4，它们相邻设置，其中距离S1′，S2′和S3′均小于光刻极限。因此，双图案化技术可以用于增加部件VDD、VSS、2和4之间的距离。参照图2，第二单元包括部件VDD、VSS和6，它们相邻设置，其中距离S4′和S5′均小于光刻极限。因此，也可以使用双图案化技术。然而，如果第一单元和第二单元相邻接，则会出现问题。在第一单元中，部件VDD和4必须在相同的掩模中，部件VSS和2必须在不同于部件VDD和4的掩模的同一掩模上。在第二单元中，VDD和VSS必须在不同于部件6的掩模的同一掩模上。因此，第一单元和第二单元对于部件VDD和VSS应该在同一掩模中还是在不同的掩模中具有相矛盾的要求。

发明内容

根据实施例的一个方面，半导体芯片包括成行的单元，其中，每个单元包括VDD线和VSS线。单元的所有VDD线被连接为单条VDD线，单元的所有VSS线被连接为单条VSS线。在单元行中不存在具有偶数个G0路径的双图案化完整迹线，或者在单元行中不存在具有奇数个G0路径的双图案化完整迹线。

此外，根据本发明的另一方面，还公开了一种半导体芯片，包括：一行单元，其中每个单元均包括VDD线和VSS线，其中，单元的所有的VDD线连接为单条VDD线，单元的所有VSS线连接为单条VSS线，并且其中，在一行单元中不存在具有偶数条G0路径的双图案化完整迹线，或者在一行单元中不存在具有奇数条G0路径的双图案化完整迹线。

在该半导体芯片中，没有双图案化完整迹线具有存在于一行单元中的偶数条G0路径，或者没有双图案化完整迹线具有存在于一行单元中的奇数条G0路径。

在该半导体芯片中，进一步包括多行单元，其中，在多行单元的任何单元中不存在具有偶数条G0路径的双图案化完整迹线，或者在半导体芯片的任何单元中不存在具有奇数条G0路径的双图案化完整迹线。

在该半导体芯片中，每条G0路径均与被分到相同双图案化掩模组的不同光刻掩模中的两个图案互联。

在该半导体芯片中，一行单元包括相互邻接的第一单元和第二单元，在第一单元和第二单元之间没有插入缓冲区，并且其中，第一单元和第二单元具有选自主要由D-S型邻接、X-S型邻接、X-D型邻接、和X-X型邻接组成的组中的邻接类型。

此外，根据本发明的另一方面，还公开了一种集成电路单元库，包括：多个单元，其中，集成电路单元库的基本上所有的单元中的基本上所有的双图案化完整迹线或者具有偶数条G0路径，或者具有奇数条G0路径。

在该集成电路单元库中，基本上所有的双图案化完整迹线具有偶数条G0路径，或者基本上所有的双图案化完整迹线具有奇数条G0路径。

在该集成电路单元库中，多个单元包括不含有双图案化完整迹线的单元。

在该集成电路单元库中，多个单元中的一个单元包括多条双图案化完整迹线，在单元中的所有双图案化完整迹线具有偶数条G0路径，或者具有奇数条G0路径。

在该集成电路单元库中，集成电路单元库的基本上所有的单元中的所有双图案化完整迹线或者具有偶数条G0路径，或者具有奇数条G0路径。

在该集成电路单元库中，每条G0路径均与被分到相同双图案化掩模组的两个光刻掩模中的两个图案互联。

此外，根据本发明的另一方面，还公开了一种集成电路单元库，包括：多个单元，其中，在集成电路单元库的任何单元中，基本上没有双图案化完整迹线具有偶数条G0路径，或者，在集成电路单元库的任何单元中，基本上没有双图案化完整迹线具有奇数条G0路径。